JPS6341968A - バツフアオ−バラン検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マルチポートによりシェアアクセス可能なメモリアクセ
スシステムのバッファオーバラン検出方式であって、ラ
イトポートのアドレスを超えてリードポートがメモリを
アクセスすることを防止する為、ライトポートにて書か
れたメモリへのアクセスアドレスと、リードポートによ
り読出されたメモリへのアクセスアドレスとの比較を行
い、データを書き終えた後のデータが正常に続出されて
いることをチェックするように構成することにより、読
取り処理時のオーバランアクセスを確実に防止し、読取
りデータのより正常性の保証が可能となる。

〔産業上の利用分野〕

本発明は、電子計算機システムにおける入出力装置と中
央処理装置間のデータ転送処理方式に係り、特に入出力
装置と中央処理装置間の非同期データ転送時のバッファ
オーバラン検出方式に関する。

例えば、入出力装置（以下ＩＩＤと称する）と中央処理
装置（以下ｃｐｕと称する）間で、非同期にデータ転送
を行う場合は、通常下記方法でデータ転送を行う。

即ち、例えばＩｌｏからの読取りデータを一旦ＩＩＤ内
、又はＩｌｏとＣＰＵ間に置かれる制御装置内のバッフ
ァメモリに蓄えて置き、ＣＰＵが転送可能となった時点
でバッファメモリ内のデータをＣＰＵに転送する。

又は上記の逆の場合で、ＣＰＵから送出されたデータを
一旦バソファメモリに蓄えて置き、Ｉｌｏが書込み可能
となった時点でバッファメモリ内のデータをＩｌｏに送
出する。

このような方式の場合、バッファメモリに対するアクセ
スポートが多数（３つ以上）あり、多数のアクセスモジ
ュールよりシェアされて使用される傾向にある。

このようなマルチポートよりタイムシェアによりアクセ
ス可能なメモリアクセスシステムに関して、書込まれた
データが正しく読取られているかを確実にしかも効率的
にチェックすることが望まれる。

〔従来の技術〕

第４図は従来例を説明するブロック図、第５図はマルチ
ポートによりアクセスするメモリアクセスシステム概要
を説明する図をそれぞれ示す。

本例の動作は、バッファオーバラン状態をチェックする
場合の動作であり、第４図は１つのリードモジュール１
と１つのライトモジュール２で構成された場合を示す。

即ち、ライトモジュール２より所定転送速度を持ってラ
イトポート４を介してバッファメモリ（以下ＢＭと称す
る）６ヘデータを転送し、ライトポートアドレスポイン
タ（以下ＡＰ、Ｗと略称する）４ａで指定する８Ｍ６の
領域へ書込む。

一方、リードモジュール１はリードポートアドレスポイ
ンタ（以下ＡＰ、Ｒと略称する）３ａで指定する８Ｍ６
の領域からデータの読取りを行うことにより、ライトモ
ジュール２からリードモジュール１へのデータ転送が実
行される。

この場合、リードモジュール１はライトモジュール２に
より既に書込まれたデータのみを読出す必要がある。

従って、比較回路５において“ＡＰ、Ｗ４ａの値”と″
ＡＰ、　Ｒ３ａの値”の大小比較、即ち”　ＡＰ、Ｗ４
ａの値”〉“ＡＰ、　Ｒ３ａの値”を条件が設立してい
る否かをチェックして、読取りデータの正常性（即ち、
バッファオーバラン状態でないこと）をチェノクしてい
る。

一方、最近電子計算機システムが大規模になり、マルチ
ポートメモリアクセスシステムを構成する場合、第５図
に示すようにシステムを構成することが多い。

第５図に示すマルチポートメモリアクセスシステムの場
合、８Ｍ６はアクセスモジュール１　（０）〜１（ｎ）
から複数アクセスポート３（０）〜３（ｍ）の内の任意
のアクセスポート３（ｉ）を捕捉経由してアクセスされ
る。

即ち、アクセスモジュール１（０）〜１（ｎ）は、任意
のアクセスポート３（０）〜３　（ｍ）を使用して、８
Ｍ６に対する続出し／書込みが可能となる。尚、各アク
セスポート３（０）〜３（ｍ）はバッファメモリアクセ
ス用のアドレスポインタを備えている。

このようなマルチポートメモリアクセスシステムにおい
て、例えば８Ｍ６に対するデータ書込みをアクセスモジ
ュール１（０）で行い（以下これをライトモジュール１
（０）と略称する）、アクセスポート３（１）　（以下
ライトポート３（１）と略称する）を介して８Ｍ６にデ
ータを書込み、リードモジュール１（２）がリードポー
ト３（ｍ）を介してライトモジュール１（０）で書かれ
たデータを読出す場合、ライトポート３（１）内のライ
トアドレスポインタとリードポート３（ｍ）内のリード
アドレスポインタとの大小比較を行う必要がある。

即ち、リードアドレスポインタ値くライトアドレスポイ
ンタ値となっていなければ、リードモジュール１（２）
から８Ｍ６に書かれたデータを正常に読取ったことには
ならない。

これは、ライトポート３（１）からの書込みデータの転
送速度よりも、リードポー）３（ｍ）での読取りデータ
の転送速度が、−Ｃ的に速い時に起こり得るバッファオ
ーバラン状態である。

〔発明が解決しようとする問題点〕

しかし、従来は第４図で示すようにアクセスポートが２
つくリードポートとライトポート）の場合には、１つの
アドレスポインタの大小比較手段を設けて゛バッファオ
ーバラン状態を検出する方式は具体化されているが、マ
ルチポートメモリアクセスシステムにおけるバッファオ
ーバラン状態を具体的なシステムオペレーション状態で
チェックする機能は実施されてない。

例えば、アクセスポートが２つの場合のバッファオーバ
ラン状態の検出方式をマルチポートメモリアクセスシス
テムに適用した場合、そのハードウェア構成が膨大とな
り、しかもその制御も複雑化する等の問題点がある。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す原理ブロック図はマルチポートメモリアク
セスシステムの構成を示し、この構成は第５図で説明し
たアクセスモジュール１（０）〜ｌ　（ｎ）　。

８Ｍ６と、 下記の手段で構成されるアクセスポート４（０）〜４（
ｍ）と、 アクセスポート４（０）〜４　（ｍ）のアロケーション
を管理するタスクモジュール（以下耐と称する）７と、 アクセスポート４（０）〜４　（ｍ）からＢｈ用共通バ
ス（ＢＭ−Ｂｕｓ）（２１使用要求信号ＲＱＯ−ＲＱｍ
を受取り、それに対する使用許可信号ＧＲＯ〜ＧＲｍの
内の１つを各サイクル毎に各アクセスポート４（０）〜
４（ｍ）に与えるＡＲＢ８とから構成されている。

尚、各アクセスポート４（０）〜４（ｍ）は、メモリア
クセス用アドレスポインタ手段と、比較対象となるアク
セスポート４（０）〜４（ｍ）のアクセスアドレスを保
持する比較対象アドレスポインタ手段と、 ８Ｍ６　ヲアクセスするアクセスモジュール１　（０）
〜１（ｎ）の識別子番号Ｃ以下ＩＤ番号と称する）を七
ノドするＩＤレジスタ手段と、 ＩＤ番号の比較を行う比較手段と、 アドレスポインタ手段と比較対象アドレスポインタ手段
との大小比較を行う大小比較手段と、大小比較手段の比
較結果をセントするステータスレジスタ手段と、 ＩＩＭ−ＢＵＳを介して遺り取りされる信号をセットす
るセット機能も有するドライバ手段及びレシーバ手段と
を具備して構成されている。

〔作用〕

マルチポートメモリアクセスシステムの場合のバッファ
オーバラン状態の防止を保障するため、各アクセスポー
ト４（０）〜４　（ｍ）内に、自アドレスポインタ値を
セットするアドレスポインタ手段と、比較するアドレス
を処理オペレーションに対応して設定する比較対象アド
レスポインタ手段と、アドレスポインタ手段と比較対象
アドレスポインタ手段との大小比較を行う大小比較手段
とを設は構成することにより、マルチポートメモリアク
セスシステムにおける読取り処理時のオーバランアクセ
スを確実に防止し、読取りデータの正常性の保証が可能
となる。

〔実施例〕

以下本発明の要旨を第１図〜第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
マルチポートにおけるメモリアクセス状況を説明する図
をそれぞれ示す。尚、全図を通して同一符号は同一対象
物を示す。

本実施例におけるアクセスポート４（０）〜４（ｍ）は
、第２図に示す如（下記の機能ブロックで構成されてい
る。即ち、 自アクセスポート４（０）〜４（ｍ）のメモリアクセス
アドレスを保持するメモリアクセス用アドレスポインタ
ＡＰＯ〜ＡＰｍ　と、 比較対象となるアクセスポー１−４　（０）〜４（ｍ）
のアクセスアドレスを保持する比較対象アドレスポイン
タＡＰＬＯ〜ＡＰＬｍと、 ８Ｍ６をアクセスする時のアクセスモジュール１（０）
〜１（ｎ）の固有ＩＤ番号をセントするＩＤレジスタＩ
Ｏ〜Ｉｎと、 ＩＤ番号の比較を行う比較部４１と、 アドレスポインタＡＰＯ〜ＡＰｍと比較対象アドレスポ
インタＡＰＬＯ〜ＡＰＬｍとの大小比較を行う大小比較
部４２と、 大小比較部４２の比較結果をセントするステータスレジ
スタＳＴＯ〜ＳＴｍと、 ＢＦ２−ＢＩＪＳｔ２）内ＩＤ−ＢＬＩＳとの信号の入
出力をアクセスするトライバＤＲＩＤＯ−ＤＲＩＤｍ及
びレシーバＲｖＩＤＯ〜ＲＶＩＤｍと、 ＢＭ−ＢＬＩＳｆ２）内アクセスポート（以下ＡＰと称
する）−ＢＵＳとの信号の入出力をアクセスするドライ
バＤＲＡＰＯ＝ＤＲＡＰｍ及びＬ／　シー　ハＲＶＡＰ
Ｏ−ＲＶＡＰｎ＋とを具備して構成されている。

例えば、アクセスモジュール１（０）が共通バス（１）
を通じて７Ｍ７に問い合わせをし、アクセスポート。

４（０）が使用可能であることを知ると、アクセスモジ
ュール１（０）はアクセスポート４（０）内のＩＤレジ
スタＩＯにＩＤ″をセットする。

又、アクセスモジュール１（０）は、これから書込みす
べき８Ｍ６の先頭アドレスをアドレスポインタＡＰＯに
セットした後、８Ｍ６へのデータ書込み動作を開始する
。

アドレスポーインタＡＰＯは８Ｍ６へのデータ書込みが
ｌワード（ＷＯＲＤ）行われる毎にプラス１される。

尚、アクセスモジュール１　（０）　、アクセスポート
４（０）を以下ライトモジュール１　（０）　、　　ラ
イトポート４（０）と称する。

その後、例えばアクセスモジュール１（ｎ）　（以下リ
ードモジュール１（ｎ）と称する）がライトモジュール
１（Ａ、Ｏ）で書込んだデータを読出すために、７Ｍ７
に問い合わせて、例えばアクセスポート４　（ｍ）（以
下リードポート４（ｍ）と称する）の使用許可と、ライ
トモジュール１（０）が受は取り格納しているＩＤレジ
スタＩＯの内容（セット値ｆｆ１Ｏ″）を７Ｍ７を介し
て受は取る。

次に、リードモジュールｌ　（ｎ）はリードポート４（
ｍ）内ＩＤレジスタＩｍに、受は取ったセント値（セッ
ト値“０”）をセントし、８Ｍ６から読出すべきデータ
の先頭アドレスをアドレスポインタへＰｍにセットし、
その後読出し動作を開始する。

この時、アドレスポインタＡＰｍは、８Ｍ６からのデー
タ読出しが　１ワード（ＷＯＲＤ）行われる毎にプラス
１される。

尚、この間に他のアクセスモジュール１（１）〜１（ｎ
−１）は、既に他アクセスポートポートを介して書込み
／読出しを行っているものとする。

この時の８Ｍ６のアクセスは、第３図に示すように時分
割されて行われており、８Ｍ６へのＢＭ−Ｂｕｓ（２）
は１サイクルａ、ｂ、ｃ、　　・・・毎に各ポート４（
０）　〜４　（ｍ）　（第３図にはＰＯ＋Ｐ１＋Ｐ２＋
Ｐ３．　”　’　、Ｐｉで表示している）が使用するパ
イプライン方式になっている。

ＡＲＢ８は各ポート４　（０）　〜４　（ｍ）からのＢ
　Ｍ　−Ｂ　１１　Ｓ　ｆ２）使用要求信号ＲＱＯ，Ｒ
ＱＩ、・・・、　ＲＱｍを受取り、それに対する使用許
可信号ＧＲＯ，ＧＲ１，・・・、　ＧＲｍの内の１つを
各サイクルａ、ｂ、ｃ、　　・・・毎に各ポート４（０
）〜４（ｍ）に与える。

各ポート４（０）〜４（ｍ）はこの使用許可信号ＧＲＯ
，ＧＲ１、・・・、　ＧＲｍを受は取ると、ＢＭ−Ｂｕ
ｓ（２）へのドライバＤＲＩＤＯ〜ＤＲＩＤｍ、ＤＲＡ
ＰＯ〜ＤＲＡＰｍをオンにして、８Ｍ６へのデータ書込
み／読出しを行う方法を取っている。

従って、リードポート４（ｍ）は８Ｍ６のアクセスに対
する使用許可権を得た時、即ち使用許可信号ＧＲｍがオ
ンの時は、ドライバＤＲＩＤｍ、　ＤＲＡＰｍがオンと
なる。尚、使用許可信号ＧＲｍがオフの時はレシーバＲ
Ｖ　ＩＤｍ、　ＲＶＡＰｍがオンとなる。

ライトポート４（０）が使用許可権を得て、使用許可信
号ＧＲＯがオンの時には、ＢＭ−Ｂｕｓ（２１内１Ｏ−
Ｂｕｓ上にはＩＤレジスタ■０の内容が、ＡＰ−Ｂｕｓ
上にはアドレスポインタＡＰＯの内容が乗ることになる
。

一方、リードポー）　４　（ｍ）はこの時使用許可信号
ＧＲＯがオフであるため、レシーバＲＶＩＤｍ、　ＲＶ
ＡＰｍがオンとなり、ライトポート４（０）のＩＤレジ
スタＩＯの内容及びアドレスポインタＡＰＯの内容をレ
シーブする。

この時、比較部４１でレシーブしたＩＤレジスタＩＤの
内容とり一ドポート４　（ｍ）のＩＤレジスタｌｌＴｌ
の内容とを比較し、一致していればアドレスポインタ八
ＰＯの内容を比較対象アドレスポインタＡＰＬｍにラッ
チする。

リードポート４　（＋ｉ）は比較対象アドレスポインタ
ＡＰＬｍにラッチする動作を、ライトポート４　（０）
が８Ｍ６にデータを書込む（ＢＭ−Ｂｕｓ（２１の使用
権を得る）毎に行い更新し、その都度自アドレスポイン
タＡＰｍとの大小比較を大小比較部４２にて行う。

書込まれたデータが正常に読出されている場合は、自ア
ドレスポインタＡＰｍ≦比較対象アドレスポインタＡＰ
Ｌｍ　（即ち、ライトポート　４　（０）のアドレスポ
インタＡＰＯ）とならなければならない。

もし、自アドレスポインタＡＰｍ＞比較対象アドレスポ
インタＡＰＬｍとなると、その時点でバッファオーバラ
ンをステータスレジスタＳＴｍにセントし、７Ｍ７に通
知することによりバッファオーバランを検出する。

〔発明の効果〕

以上のような本発明によれば、マルチポートメモリアク
セスシステムにおける読取り処理時のオーバランアクセ
スを、少ないハードウェアで確実に防止し、読取りデー
タの正常性が保証出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第４図は
従来例を説明するブロック図、第５図はマルチポートに
よりアクセスするメモリアクセスシステム概要を説明す
る図、 をそれぞれ示す。 図において、 ■はリードモジュール、 １（Ｏ）〜１（ｎ）はアクセスモジュール、２はライト
モジュール、３はリードポート、３（０）〜３　（ｍ）
　、　４　（０）〜４　（ｍ）はアクセスポート、３ａ
はＡＰ、Ｒ，４ａはＡＰ、Ｗ。 ４はライトポート、　　　５は比較回路、６はＢＭ、　
　　　　　　　　７はＴＭ、８はＡＲＢ、　　　　　　
４１は比較部、４２は大小比較部 爪を日月のぶ理五誰Ｑ月す（）゛°ロンクロ卵０　　− ｆ　　　　　　　　　　　　　□ ２　　　　　　　　□ ３　　　　　　　　　　　　　　　□ マルチ・丁ζ−Ｆ（二お＋７３メモリア２ぢ又ｈ′大フ
エと＆宇ｄ珂σが日子　３　口 従丞４ＰＪｋ喜えυ目（６）゛ロン２０早　４　虐 ２セス・モジ゛ニー７し

Claims (1)

1. 【特許請求の範囲】 共通バス（［１］）を介して接続されており、且つメモ
   リ（６）をアクセスすることが出来る少なくとも３つ以
   上のアクセスモジュール（１［０］〜１［ｎ］）と、 前記メモリ（６）をアクセスするための少なくとも３つ
   以上のポート（４［０］〜４［ｍ］）を有し、前記アク
   セスモジュール（１［０］〜１［ｎ］）がタイムシェア
   にそれぞれ任意の１つの当該ポート（４［０］〜４［ｍ
   ］）を介して前記メモリ（６）へのアクセスが出来、且
   つ前記アクセスモジュール（１［０］）〜１［ｎ］）の
   内、任意の２つの該アクセスモジュール（１［０］〜１
   ［ｎ］）が、一方（ライトモジュール）は１つのポート
   （ライトポート）を介して前記メモリ（６）へのデータ
   書込み処理を行い、他方（リードモジュール）は他の１
   つのポート（リードポート）を介して前記メモリ（６）
   に書込まれたデータの読取り処理を行うことが出来るシ
   ェア可能なメモリアクセスシステムにおいて、 各ポート（４［０］〜４［ｍ］）内に当該アクセスモジ
   ュール（１［０］〜１［ｎ］）によりセットされる識別
   子（ＩＤ）番号を保持するＩＤレジスタと、該メモリ（
   ６）をアクセスするためのアドレスポインタを保持し、 該リードポートにおける前記ＩＤレジスタは、該ライト
   モジュールが該ライトポートにある前記ＩＤレジスタに
   セットした値と等価値が該リードモジュールによりセッ
   トされるセット手段を有し、更に、該リードポートは自
   リードポート以外のポートが該メモリアクセスのタイミ
   ングを得た時点で自リードポート以外の当該ポートの該
   ＩＤレジスタをモニタし、自ポート内ＩＤレジスタの内
   容と一致していた場合に、自リードポート以外の当該ポ
   ートの前記アドレスポインタを自リードポート内にラッ
   チ更新するラッチ手段と、 前記ラッチ手段にラッチされた該アドレスポインタと自
   リードポート内の当該アドレスポインタと大小比較を行
   い、自リードポート内の当該アドレスポインタの方が常
   に小となっていなければならないことをチェックするチ
   ェック手段とを具備し、 前記チェック手段にて該メモリ（６）に対する該リード
   モジュールの読取り動作のバッファオーバランをチェッ
   クすることを特徴とするバッファオーバラン検出方式。