JPS6337977B2 - - Google Patents

Info

Publication number
JPS6337977B2
JPS6337977B2 JP9446480A JP9446480A JPS6337977B2 JP S6337977 B2 JPS6337977 B2 JP S6337977B2 JP 9446480 A JP9446480 A JP 9446480A JP 9446480 A JP9446480 A JP 9446480A JP S6337977 B2 JPS6337977 B2 JP S6337977B2
Authority
JP
Japan
Prior art keywords
output
digital filter
filter device
processing circuit
adder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP9446480A
Other languages
Japanese (ja)
Other versions
JPS5720013A (en
Inventor
Shigenori Sano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP9446480A priority Critical patent/JPS5720013A/en
Publication of JPS5720013A publication Critical patent/JPS5720013A/en
Publication of JPS6337977B2 publication Critical patent/JPS6337977B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/04—Recursive filters
    • H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Complex Calculations (AREA)

Description

【発明の詳細な説明】[Detailed description of the invention]

本発明は、伝達関数の零点により決定されるダ
イナミツクレンジに対するオーバーフロー処理を
可能としたデイジタルフイルタ装置に関する。 従来より、乗算器、加算器、遅延回路等より成
るデイジタルフイルタ装置が種々考えられてい
る。例えば、第１図は、零点がＺ＝−１に２重に
存在する２次／２次の巡回形デイジタルフイルタ
装置を示すもので、図中１は乗算器で、外部の例
えばROM（リードオンリメモリ）より係数Ｋが
与えられ、入力データをＫ倍して加算器２に供給
する。この加算器２の出力は単位時間の遅延を行
う遅延回路３に供給されると共に、加算器４に供
給される。更に、この加算器４には、上記遅延回
路３出力が乗算器５にて２倍されて供給され、こ
れ等のデータを加算してその結果データを加算器
６に供給する。 また、上記遅延回路３出力は乗算器７にてb1倍
して加算器８に供給されると共に、単位時間の遅
延を行う遅延回路９に供給される。そして、この
遅延回路９出力は、直接加算器６に供給されると
共に、乗算器１０に供給されb2倍されて加算器８
に与えられる。 加算器８では、上記乗算器７出力と乗算器１０
出力の各々を減算して、加算器２に印加する。従
つて、上記加算器２は、乗算器１出力と加算器８
出力を加算する。 このように構成されたデイジタルフイルタ装置
の出力は、加算器４出力と遅延回路９出力を加算
する上記加算器６の出力であり、従つて、上記デ
イジタルフイルタの伝達関数は Ｈ（ｚ）＝Ｋ（１＋Z-1）2／１＋b1Z-1＋b2Z-2…式
(1) となる。尚、上記デイジタルフイルタの演算処理
は２の補数表現で全てパラレルに行われ、その信
号伝搬ラインもパラレルに設けられている。 然るに、このようなデイジタルフイルタ装置に
おいては、各データが有限ビツト長で表わされる
為、演算結果が常にダイナミツクレンジを越えな
いようにする必要がある。しかして、このデイジ
タルフイルタ装置を外部装置例えばＤ−Ａ変換器
に接続した場合、このデイジタルフイルタ装置に
対する入力信号の絶対値を１未満とした際は、出
力信号の絶対値も１未満であることが望ましく、
そのように外部装置に対する供給信号のダイナミ
ツクレンジを決定した場合は、当然デイジタルフ
イルタ装置の演算のダイナミツクレンジを決定す
る必要がある。従つて、もし、このダイナミツク
レンジを越えると、外部装置がオーバーフローし
てしまうほか、更には、このデイジタルフイルタ
装置も発振状態となるという問題がある。 また、デイジタルフイルタ装置の特性には「ギ
ブスの現象」で知られているように、ある種の波
形のひずみが、一般に生ずるものであり、この
「ギブスの現象」を小さくする為に、デイジタル
フイルタ装置の設計では「窓による設計」等が行
われているが、この方法では、他のある種の波形
ひずみを犠性にして「ギブスの現象」を小さくし
ているにすぎないものであつた。 この発明は、以上の点に鑑みてなされたもの
で、デイジタルフイルタ装置の伝達関数の零点に
応じて、演算のダイナミツクレンジを決定し、こ
のダイナミツクレンジに対するオーバーフローが
生じた場合は、このダイナミツクレンジの最大値
あるいは最小値を選択的に出力して、フイルタの
振幅特性を良好にしたデイジタルフイルタ装置を
提供することを目的とする。 以下、本発明の一実施例につき、図面を参照し
て詳細に説明する。第２図は、本実施例の回路構
成を示すものであるが説明の簡略化の為、第１図
と同一箇所には同一符号を付し、その説明も省略
する。図中１１は桁あふれ処理回路で、その詳細
を説明する前に、この桁あふれ処理回路１１の概
略につき説明する。即ち、入力信号をその絶対値
が１未満のデータであるとして、次の仮定、即ち
「デイジタルフイルタ装置の出力の絶対値は１未
満のデータである。」という仮定をする。 更に、フイルタが安定して動作する為に伝達関
数の極が全てＺ平面上の単位円内にある必要があ
り、その為、上記伝関数の達係数b1，b2は ｜b1｜＜２ …式(2) ｜b2｜＜１ …式(3) でなければならない。 ところで、いま桁あふれ処理回路１１の出力の
絶対値をｄ未満とすると、乗算器５出力の絶対値
は2d未満となり、従つて加算器４出力の絶対値
は3d未満となり、よつて、加算器６出力の絶対
値は4d未満となる。従つて、上記仮定を満足す
るようにするには、上記データｄは、ｄ＝１／４と せざるを得ない。 このように、ｄ＝１／４とすると、このデイジタ ルフイルタ装置の巡回経路内での各データの大き
さは第１表のようになる。 The present invention relates to a digital filter device that enables overflow processing for a dynamic range determined by the zero point of a transfer function. Conventionally, various digital filter devices including multipliers, adders, delay circuits, etc. have been considered. For example, FIG. 1 shows a quadratic/quadratic cyclic digital filter device in which the zero point is doubled at Z=-1. The input data is multiplied by K and supplied to the adder 2. The output of this adder 2 is supplied to a delay circuit 3 that delays by a unit time, and is also supplied to an adder 4. Further, the output of the delay circuit 3 is supplied to the adder 4 after being doubled by a multiplier 5, these data are added together, and the resulting data is supplied to the adder 6. Further, the output of the delay circuit 3 is multiplied by b1 in a multiplier 7 and supplied to an adder 8, and is also supplied to a delay circuit 9 which delays by a unit time. The output of this delay circuit 9 is directly supplied to the adder 6, and is also supplied to the multiplier 10, where it is multiplied by 2 and added to the adder 8.
given to. In the adder 8, the output of the multiplier 7 and the multiplier 10 are
Each of the outputs is subtracted and applied to adder 2. Therefore, the adder 2 has the output of the multiplier 1 and the adder 8.
Add the outputs. The output of the digital filter device configured in this way is the output of the adder 6 that adds the output of the adder 4 and the output of the delay circuit 9. Therefore, the transfer function of the digital filter is H(z)=K. (1+Z -1 ) 2 /1+b 1 Z -1 +b 2 Z -2 ...Formula
(1) becomes. Note that the arithmetic processing of the digital filter is performed in parallel using two's complement representation, and its signal propagation lines are also provided in parallel. However, in such a digital filter device, since each data is represented by a finite bit length, it is necessary to ensure that the calculation result does not exceed the dynamic range at all times. Therefore, when this digital filter device is connected to an external device such as a D-A converter, when the absolute value of the input signal to this digital filter device is less than 1, the absolute value of the output signal must also be less than 1. is desirable,
When the dynamic range of the signal supplied to the external device is determined in this way, it is naturally necessary to determine the dynamic range of the operation of the digital filter device. Therefore, if this dynamic range is exceeded, there is a problem that not only the external device will overflow, but also this digital filter device will be in an oscillating state. Furthermore, as a characteristic of digital filter devices, some type of waveform distortion generally occurs, as known as the "Gibbs phenomenon." In order to reduce this "Gibbs phenomenon," digital filters are used. In device design, ``window design'' is used, but this method only minimizes the ``Gibbs phenomenon'' at the expense of other types of waveform distortion. . This invention has been made in view of the above points, and determines the dynamic range of calculation according to the zero point of the transfer function of the digital filter device. It is an object of the present invention to provide a digital filter device that selectively outputs the maximum value or the minimum value of the range to improve the amplitude characteristics of the filter. Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings. FIG. 2 shows the circuit configuration of this embodiment, but for the sake of simplification of explanation, the same parts as in FIG. In the figure, reference numeral 11 denotes an overflow processing circuit, and before explaining its details, an outline of this overflow processing circuit 11 will be explained. That is, assuming that the input signal is data whose absolute value is less than 1, the following assumption is made: ``The absolute value of the output of the digital filter device is data less than 1.'' Furthermore, in order for the filter to operate stably, all the poles of the transfer function must be within the unit circle on the Z plane, so the reach coefficients b 1 and b 2 of the above transfer function are |b 1 |< 2...Equation (2) |b 2 |<1...Equation (3) must be satisfied. By the way, if the absolute value of the output of the overflow processing circuit 11 is less than d, the absolute value of the output of the multiplier 5 will be less than 2d, and therefore the absolute value of the output of the adder 4 will be less than 3d. The absolute value of 6 outputs is less than 4d. Therefore, in order to satisfy the above assumption, the data d must be set to d=1/4. In this way, when d=1/4, the size of each data within the circuit path of this digital filter device is as shown in Table 1.

【表】 従つて、桁あふれ処理回路１１に対する入力の
絶対値は7/4未満のデータとなり、桁あふれ処理
回路１１では、この入力データに対し出力データ
の絶対値が1/4未満のデータとなるように制御す
るものである。 以下、この桁あふれ処理回路１１につき第３図
を参照して説明する。この桁あふれ処理回路１１
の入力は、上述したように、その絶対値が7/4未
満である為、小数点以上２ビツト（そのうち上位
ビツトは符号ビツトである。）であり、また、小
数点以下を８ビツトとする。このデータのうち、
小数点以下の第２ビツト以下第８ビツトは、トラ
ンスフアゲート２０〜２６に供給され、小数点以
下第１、第２ビツト及び小数点以上第１ビツト、
第２ビツトはアンドゲート１３へ直接供給される
と共に、インバータ１４〜１７を介してアンドゲ
ート１８に供給される。そして、このアンドゲー
ト１３，１８の出力はオアゲート１９を介して、
上記トランスフアゲート２０〜２６の開成信号と
なると共にインバータ２７を介して後述するトラ
ンスフアゲート３０〜３６の開成信号となる。 即ち、上記トランスフアゲート３０には、上記
入力データの小数点以上第２ビツトである符号ビ
ツトが供給され、上記トランスフアゲート３１〜
３６には上記符号ビツトがインバータ２８にて反
転された信号が各々供給される。 そして、上記オアゲート１９出力が“１”の場
合は、トランスフアゲート２０〜２６の出力が桁
あふれ処理回路１１の出力となり、上記オアゲー
ト１９出力が“０”の場合は、トランスフアゲー
ト３０〜３６の出力が桁あふれ処理回路１１の出
力となる。尚、桁あふれ処理回路１１からは、最
上位ビツトとして符号ビツトが、その第２ビツト
〜第７ビツトとして「2-3」〜「2-8」の重み付け
されたデータが出力される。 次に、以上の如く構成された本実施例の動作に
つき説明する。即ち、加算器８出力及び乗算器１
出力を加算する加算器２の出力データの大きさに
応じて、桁あふれ処理回路１１ではその出力デー
タを制御する。第４図は、その状態を説明したも
ので、例えば第４図Ａの如く、桁あふれ処理回路
１２に対する入力データの絶対値が1/4より小の
際、即ち正の場合は小数点以下第２ビツト以上４
ビツトがオール０であり、負の場合は小数点以下
第２ビツト以上４ビツトがオール１である為、第
３図のアンドゲート１３またはアンドゲート１８
より信号“１”が出力されることになり、従つ
て、トランスフアゲート２０〜２６が開成され、
入力データが、そのまま出力データとなる。 また、第４図Ｂは、桁あふれ処理回路１１に対
する入力データの絶対値が1/4以上1/2未満の場合
であり、このときは、上記オアゲート１９出力は
“０”となる為、トランスフアゲート３０〜３６
が開成されることになる。従つて、この桁あふれ
処理回路１１に対する入力データが正値の場合
は、符号ビツトのみを“０”とし、他のビツトを
全て“１”として、出力することになり、他方、
上記入力データが負値の場合は、符号ビツトのみ
を“１”とし、他のビツトを全て“０”として出
力することになる。よつて、この場合は、桁あふ
れ処理回路１１の出力は、正の場合ダイナミツク
レンジの最大値となり、負の場合ダイナミツクレ
ンジの最小値となる。 更に、第４図Ｃ，Ｄは各々、桁あふれ処理回路
１１に対する入力データの絶対値が1/2以上１未
満の場合と、１以上7/4未満の場合を示すもので
あるが、いずれの場合も、上記第４図Ｂの場合と
同様に、桁あふれ処理回路１１は動作し、その出
力データは正の場合ダイナミツクレンジの最大値
となり、負の場合はダイナミツクレンジの最小値
となるものである。 従つて、第２図に示すデイジタルフイルタで
は、桁あふれ処理回路１１によつて、ダイナミツ
クレンジに対するオーバーフローが防止出来、外
部装置に対するオーバーフローの防止が可能とな
ると共に、デイジタルフイルタ装置の発振動作を
も防止し得るものである。 第５図は、上記実施例のデイジタルフイルタ装
置を、カツトオフ周波数c＝10KHzとし、サンプ
リング周期Ts＝1/64ＫHzとした場合のステツプ
応答と、従来の桁あふれ処理回路を備えていない
デイジタルフイルタ装置の、上記同様の条件にお
けるステツプ応答とを示す図で、図中ａが本実施
例による出力を示し、図中ｂが従来例による出力
を示すものである。また、第６図は、第５図の一
部を拡大したものである。 このように、本実施例のデイジタルフイルタ装
置では出力が１未満に必ずなることにより、オー
バーフローの防止が出来ると共に、「ギブスの現
象」が完全に解消し得、従来例に比べて波形ひず
みが少ないことは明らかである。 次に、本発明を一般の２次／２次の巡回形デイ
ジタルフイルタ装置に適用した第２の実施例につ
き説明する。 即ち、その伝達関数は Ｈ（ｚ）＝Ｋ１＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z-2…
式(4) となり、第７図に示すように構成される。尚、説
明の簡略化の為第２図と同一箇所には同一符号を
付し、その説明を省略する。しかして、第７図に
於て、遅延回路９の出力は乗算器１２に供給され
a2倍されて、加算器６に供給されると共に、乗算
器５′は、外部から供給される係数a1を入力デー
タに乗算し、その出力データを加算器４に供給す
る。 従つて、いま加算器６の出力の絶対値を１未満
とした場合、桁あふれ処理回路１１′の出力の絶
対値をd′未満として求める。 即ち、乗算器５′出力の絶対値は、a1d′未満と
なり、従つて、加算器４出力の絶対値は（１＋
a1）d′未満となる。また、乗算器１２出力の絶対
値はa2d′未満となる為、加算器６の出力の絶対値
は結局（１＋a1＋a2）d′未満となるものである。
従つて、上記d′は１／１＋a1＋a2となる。 このように、d′＝１／１＋a1＋a2とすると、この デイジタルフイルタ装置の巡回経路内の各データ
の大きさは、第２表のようになる。[Table] Therefore, the absolute value of the input to the overflow processing circuit 11 is less than 7/4, and the overflow processing circuit 11 has the absolute value of the output data less than 1/4 of this input data. It is controlled so that the The overflow processing circuit 11 will be explained below with reference to FIG. This overflow processing circuit 11
As mentioned above, since the absolute value of the input is less than 7/4, it is 2 bits above the decimal point (the upper bit is a sign bit), and 8 bits below the decimal point. Of this data,
The second bit below the decimal point and the eighth bit below the decimal point are supplied to transfer gates 20 to 26, and the first and second bits below the decimal point and the first bit above the decimal point,
The second bit is supplied directly to AND gate 13 and also to AND gate 18 via inverters 14-17. The outputs of the AND gates 13 and 18 are then passed through the OR gate 19 as
This serves as an opening signal for the transfer gates 20 to 26, and also serves as an opening signal for transfer gates 30 to 36, which will be described later, via an inverter 27. That is, the sign bit, which is the second bit above the decimal point of the input data, is supplied to the transfer gate 30, and the sign bit is supplied to the transfer gate 30.
36 are each supplied with a signal in which the sign bit is inverted by an inverter 28. When the output of the OR gate 19 is "1", the outputs of the transfer gates 20 to 26 become the outputs of the overflow processing circuit 11, and when the output of the OR gate 19 is "0", the outputs of the transfer gates 30 to 36 becomes the output of the overflow processing circuit 11. The overflow processing circuit 11 outputs a sign bit as the most significant bit, and weighted data of "2 -3 " to "2 -8 " as the second to seventh bits. Next, the operation of this embodiment configured as above will be explained. That is, adder 8 output and multiplier 1
The overflow processing circuit 11 controls the output data according to the magnitude of the output data of the adder 2 that adds the outputs. FIG. 4 explains this state. For example, as shown in FIG. 4A, when the absolute value of the input data to the overflow processing circuit 12 is smaller than 1/4, that is, when it is positive, the second decimal point is Bits or more 4
The bits are all 0, and if it is negative, all 4 bits from the second bit below the decimal point are all 1, so the AND gate 13 or AND gate 18 in FIG.
Therefore, the signal "1" is output, and therefore the transfer gates 20 to 26 are opened.
Input data becomes output data as is. Further, FIG. 4B shows a case where the absolute value of the input data to the overflow processing circuit 11 is 1/4 or more and less than 1/2. In this case, the output of the OR gate 19 becomes "0", so the transfer Agate 30-36
will be opened. Therefore, when the input data to the overflow processing circuit 11 is a positive value, only the sign bit is set to "0" and all other bits are set to "1" and output.
If the input data is a negative value, only the sign bit is set to "1" and all other bits are set to "0" and output. Therefore, in this case, the output of the overflow processing circuit 11 becomes the maximum value of the dynamic range when it is positive, and becomes the minimum value of the dynamic range when it is negative. Furthermore, FIGS. 4C and 4D respectively show the case where the absolute value of the input data to the overflow processing circuit 11 is 1/2 or more and less than 1, and the case where it is 1 or more and less than 7/4, respectively. In this case, the overflow processing circuit 11 operates in the same way as in the case of FIG. It is something. Therefore, in the digital filter shown in FIG. 2, the overflow processing circuit 11 can prevent overflow to the dynamic range, prevent overflow to the external device, and also prevent the oscillation operation of the digital filter device. It is preventable. Figure 5 shows the step response of the digital filter device of the above embodiment when the cut-off frequency c = 10 KHz and the sampling period Ts = 1/64 KHz, and the step response of the digital filter device without the conventional overflow processing circuit. , and the step response under the same conditions as above, in which a indicates the output according to the present embodiment, and b in the figure indicates the output according to the conventional example. Moreover, FIG. 6 is an enlarged view of a part of FIG. 5. In this way, in the digital filter device of this embodiment, since the output is always less than 1, overflow can be prevented, and the "Gibbs phenomenon" can be completely eliminated, resulting in less waveform distortion than in the conventional example. That is clear. Next, a second embodiment in which the present invention is applied to a general secondary/secondary cyclic digital filter device will be described. That is, the transfer function is H(z)=K1+a 1 Z -1 +a 2 Z -2 /1+b 1 Z -1 +b 2 Z -2 ...
Equation (4) is obtained, and it is configured as shown in FIG. In order to simplify the explanation, the same parts as in FIG. 2 are given the same reference numerals, and the explanation thereof will be omitted. Therefore, in FIG. 7, the output of the delay circuit 9 is supplied to the multiplier 12.
a is multiplied by 2 and supplied to the adder 6, and the multiplier 5' multiplies the input data by a coefficient a1 supplied from the outside, and supplies the output data to the adder 4. Therefore, if the absolute value of the output of the adder 6 is set to be less than 1, the absolute value of the output of the overflow processing circuit 11' is determined to be less than d'. That is, the absolute value of the multiplier 5' output is less than a 1 d', and therefore the absolute value of the adder 4 output is (1+
a 1 ) less than d′. Furthermore, since the absolute value of the output of the multiplier 12 is less than a 2 d', the absolute value of the output of the adder 6 is ultimately less than (1+a 1 +a 2 )d'.
Therefore, the above d' becomes 1/1+a 1 +a 2 . In this way, if d'=1/1+a 1 +a 2 , the size of each data in the circuit path of this digital filter device is as shown in Table 2.

【表】 従つて、桁あふれ処理回路１１′に対する入力
の絶対値は４＋a1＋a2／１＋a1＋a2未満のデータとなる
が、 桁あふれ処理回路１１′では、上記実施例同様、
出力データの絶対値が１／１＋a1＋a2未満のデータ となるように制御する。 即ち、この桁あふれ処理回路１１′では、その
入力データの絶対値が１／１＋a1＋a2未満の場合は、 入力データをそのまま出力し、上記入力データの
絶対値が１／１＋a1＋a2以上４＋a1＋a2／１＋a1＋a2未
満の場 合、正値の際は最大値（１／１＋a1＋a2に最も近い 値）を、負値の際は最小値（−１／１＋a1＋a2に最 も近い値）を各々選択出力するものである。尚、
その詳細な回路構成については省略する。 更に、本発明の第１、第２実施例において、よ
り効果的にデイジタルフイルタ装置を動作せしめ
るには、ナイキストのサンプリング定理に基きサ
ンプリング周波数をs（＝１／Ts）とした時、フ
イルタの入力はs／２以上の周波数成分は含まな
いようにすればよく、さらに折返しひずみとの関
係から、フイルタの入力周波数成分をs／４で制
限すると、一層効果的である。 尚、上記実施例は、本発明を２次／２次のデイ
ジタルフイルタ装置に適用したものであつたが、
この発明は、それに限定されるものではなく、伝
達関数が Ｈ（ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2…＋anZ-m／１＋b1Z
-1＋b2Z-2…＋boZ-n で表現されるより高次のデイジタルフイルタ装置
に適用し得るものであり、その場合、桁あふれ処
理回路では、伝達関数の零点に基き、ダイナミツ
クレンジを決定し、ダイナミツクレンジを越える
入力に対しては、最大値あるいは最小値を出力す
るようにすれば良い。 また、１つのデイジタルフイルタ装置に対し、
外部ROMから係数を供給して、種々の特性を有
するフイルタを生成する場合は、上記桁あふれ処
理回路において伝達関数の零点を決定する係数デ
ータから、最大値および最小値を算出して、ダイ
ナミツクレンジを決定し、このダイナミツクレン
ジ内に入力データが存する場合は、入力データを
桁あふれ回路の出力とし、上記ダイナミツクレン
ジ内に上記入力データが存しない場合、入力デー
タが正値の際は上記演算で算出した最大値を、入
力データが負値の際は上記演算で算出した最小値
を各々出力するように制御すれば良い。 更に、桁あふれ処理回路を設ける経路位置も、
必要に応じて種々変更し得ることは勿論である。 加えて、上記実施例は、パラレル演算により動
作するデイジタルフイルタ装置に本発明を適用し
たものであるが、シリアル演算により動作するデ
イジタルフイルタ装置に本発明を適用し得ること
は勿論であり、その場合は桁あふれ処理回路の構
成がシリアル演算に適した回路構成となることは
勿論である。 以上詳述した如く、本発明のデイジタルフイル
タ装置は、デイジタルフイルタ装置の伝達関数の
零点に応じて、演算のダイナミツクレンジを決定
し、このダイナミツクレンジに対してオーバーフ
ローが生じた場合は、このダイナミツクレンジの
最大値あるいは最小値を選択的に出力するように
した為、このデイジタルフイルタ装置を接続する
外部機器におけるオーバーフローを防止し得ると
共に、デイジタルフイルタ装置のオーバーフロー
による発振動作を防止し得、また、フイルタの特
性を悪化させることなく「ギブスの現象」を小さ
くすることが出来、フイルタの振幅特性の向上が
はかれ、更に、ダイナミツクレンジが決定される
為、固定小数点演算に非常に有効である等の優れ
た効果を奏するものである。[Table] Therefore, the absolute value of the input to the overflow processing circuit 11' is less than 4+a 1 +a 2 /1+a 1 +a 2 , but in the overflow processing circuit 11', as in the above embodiment,
The absolute value of the output data is controlled to be less than 1/1+a 1 +a 2 . That is, in this overflow processing circuit 11', if the absolute value of the input data is less than 1/1 + a 1 + a 2 , the input data is output as is, and if the absolute value of the input data is 1/1 + a 1 + a 2 or more, then the input data is output as is. 4 + a 1 + a 2 / 1 + a 1 + a 2 If the value is positive, the maximum value (the value closest to 1/1 + a 1 + a 2 ) is used, and if the value is negative, the minimum value (-1/1 + a 1 + a 2) is used. The closest value) is selected and output. still,
The detailed circuit configuration will be omitted. Furthermore, in the first and second embodiments of the present invention, in order to operate the digital filter device more effectively, when the sampling frequency is s (=1/Ts) based on Nyquist's sampling theorem, the filter input It is sufficient that the filter does not include frequency components of s/2 or higher, and it is even more effective to limit the input frequency component of the filter to s/4 in view of the relationship with aliasing distortion. Incidentally, in the above embodiment, the present invention was applied to a secondary/secondary digital filter device, but
This invention is not limited thereto, and the transfer function is H(z)=K・1+a 1 Z -1 +a 2 Z -2 ...+a n Z -m /1+b 1 Z
-1 +b 2 Z -2 ...+b o Z -n This can be applied to a higher-order digital filter device expressed as -1 +b 2 Z -2 ...+b o Z -n. The range may be determined, and the maximum or minimum value may be output for inputs exceeding the dynamic range. Also, for one digital filter device,
When supplying coefficients from an external ROM to generate filters with various characteristics, the maximum and minimum values are calculated from the coefficient data that determines the zero point of the transfer function in the overflow processing circuit, and the dynamic When the range is determined and the input data is within this dynamic range, the input data is output from the overflow circuit, and when the input data is not within the dynamic range, the input data is a positive value. The maximum value calculated by the above calculation may be controlled to output the minimum value calculated by the above calculation when the input data is a negative value. Furthermore, the route position where the overflow processing circuit is installed is also
Of course, various changes can be made as necessary. In addition, although the above embodiments apply the present invention to a digital filter device that operates by parallel computation, it goes without saying that the present invention can be applied to a digital filter device that operates by serial computation, and in that case. Of course, the configuration of the overflow processing circuit is suitable for serial calculation. As described in detail above, the digital filter device of the present invention determines the dynamic range of calculation according to the zero point of the transfer function of the digital filter device, and when an overflow occurs with respect to this dynamic range, this Since the maximum value or the minimum value of the dynamic range is selectively output, it is possible to prevent overflow in external equipment connected to this digital filter device, and also to prevent oscillation caused by overflow of the digital filter device. In addition, the Gibbs phenomenon can be reduced without deteriorating the filter characteristics, improving the amplitude characteristics of the filter, and determining the dynamic range, making it extremely effective for fixed-point arithmetic. It has excellent effects such as:

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のデイジタルフイルタ装置の回路
構成を示す図、第２図は、本発明の第１の実施例
の回路構成を示す図、第３図は第２図の桁あふれ
処理回路の詳細を示す図、第４図は、本実施例の
動作を説明する為の図、第５図及び第６図は、本
実施例のデイジタルフイルタ装置のステツプ応答
と、従来のデイジタルフイルタ装置のステツプ応
答とを比較する為の出力図、第７図は、本発明の
第２の実施例の回路構成を示す図である。 １，５，７，１０，１２……乗算器、２，４，
６，８……加算器、３，９……遅延回路、１１，
１１′……桁あふれ処理回路、１３，１８……ア
ンドゲート、２０〜２６，３０〜３６……トラン
スフアゲート。 FIG. 1 is a diagram showing the circuit configuration of a conventional digital filter device, FIG. 2 is a diagram showing the circuit configuration of the first embodiment of the present invention, and FIG. 3 is a diagram showing details of the overflow processing circuit in FIG. 2. FIG. 4 is a diagram for explaining the operation of this embodiment, and FIGS. 5 and 6 are diagrams showing the step response of the digital filter device of this embodiment and the step response of the conventional digital filter device. FIG. 7 is a diagram showing the circuit configuration of the second embodiment of the present invention. 1, 5, 7, 10, 12...multiplier, 2, 4,
6, 8... Adder, 3, 9... Delay circuit, 11,
11'... Overflow processing circuit, 13, 18... AND gate, 20-26, 30-36... Transfer gate.

Claims (1)

【特許請求の範囲】 １ 伝達関数が Ｈ（ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2…＋anZ-m／１＋b1Z
-1＋b2Z-2…＋boZ-n で表現されるデイジタルフイルタ装置に於て、 該デイジタルフイルタ装置の伝達関数の零点を
決定する上記伝達関数の係数an（ｍ＝１，２，…
ｍ）に基いて設定される上記デイジタルフイルタ
装置の入力段の信号のダイナミツクレンジに対し
て、上記入力段の信号の正または負のオーバーフ
ローを検出する検出手段と、 該検出手段で上記正のオーバーフローが検出さ
れた際、上記デイジタルフイルタ装置の入力段に
上記ダイナミツクレンジの最大値を出力すると共
に、上記負のオーバーフローが検出された際、上
記デイジタルフイルタ装置の入力段に上記ダイナ
ミツクレンジの最小値を出力する最大値／最小値
出力手段と を具備したことを特徴とするデイジタルフイルタ
装置。[Claims] 1. The transfer function is H(z)=K・1+a 1 Z -1 +a 2 Z -2 ...+a n Z -m /1+b 1 Z
-1 +b 2 Z -2 ...+b o Z -n In a digital filter device, the coefficient a n (m=1, 2, …
detecting means for detecting a positive or negative overflow of the signal at the input stage with respect to the dynamic range of the signal at the input stage of the digital filter device set based on m); When an overflow is detected, the maximum value of the dynamic range is output to the input stage of the digital filter device, and when the negative overflow is detected, the maximum value of the dynamic range is output to the input stage of the digital filter device. A digital filter device comprising maximum value/minimum value output means for outputting a minimum value.
JP9446480A 1980-07-09 1980-07-09 Digital filter device Granted JPS5720013A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9446480A JPS5720013A (en) 1980-07-09 1980-07-09 Digital filter device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9446480A JPS5720013A (en) 1980-07-09 1980-07-09 Digital filter device

Publications (2)

Publication Number Publication Date
JPS5720013A JPS5720013A (en) 1982-02-02
JPS6337977B2 true JPS6337977B2 (en) 1988-07-27

Family

ID=14110993

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9446480A Granted JPS5720013A (en) 1980-07-09 1980-07-09 Digital filter device

Country Status (1)

Country Link
JP (1) JPS5720013A (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3833884B2 (en) 2000-09-27 2006-10-18 株式会社東芝 Digital filter

Also Published As

Publication number Publication date
JPS5720013A (en) 1982-02-02

Similar Documents

Publication Publication Date Title
JPS6360927B2 (en)
JPS6337977B2 (en)
JPS6337978B2 (en)
JP3125225B2 (en) Digital / analog converter
JPS6337974B2 (en)
JPS60261210A (en) Digital filter circuit
JPH08102644A (en) Adaptive filter system
JP2538633B2 (en) Adaptive filter
JPH1079644A (en) Digital filter
JP2655834B2 (en) Reverberation device
JPH02294120A (en) Dc offset elimination circuit for digital signal
JPH0365048B2 (en)
JPS6337975B2 (en)
KR100195220B1 (en) Design method of low pass iir filter and low pass iir filter
JP2913648B2 (en) Infinite impulse response digital filter
JPH08265104A (en) Digital filter and method for digital filtering
JPS62297934A (en) Digital signal processor
JPS6162224A (en) Digital filter
JPH0732346B2 (en) Digital Filter
JPH04157925A (en) Smoothing circuit
JPS6336574B2 (en)
JPH0563509A (en) Digital filter
JPH06209234A (en) Digital filter
JPH02250418A (en) Filter coefficient revision system for digital filter
JPH0338902A (en) Digital sinusoidal wave function series generating circuit