JPS6337799A - プログラム可能タイムスロット割当器マルチプレクサおよびその同期方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 関連の出願との相互参照 この発明に特に興味ある関連の同時係属中の米国特許出
願は、この出願の同一譲受人に譲渡された「プログラム
可能データ径路指定マルチプレクサ（Ｐｒｏｇｒａｍｍ
ａｂｌｅ　　Ｄａｔａ−Ｒ。

ｕｔｉｎｇ　　Ｍｕｌｔｉｐｌｅｘｅｒ）Ｊと題される
アラン・ティー・クラーク（Ａ　ｌ　ａ　ｎ　　Ｔ。

Ｃ１ａｒｋ）およびアーサー・エフΦレインジ（Ａｒｔ
ｈｕｒ　　Ｆ、Ｌａｎｇｅ）のための１９８５年７月２
６０出願の米国特許出願連続番号節７５９．６２４号、
およびこの出願の同一譲受人に譲渡された［ディジタル
加入者コントローラ（Ｄｉｇｉｔａｌ　　５ｕｂｓｃｒ
ｉｂｅｒ　　Ｃ。

ｎｔｒｏｌｌｅｒ）Ｊと題されるアラン争ティー・クラ
ーク（Ａｌａｎ　　Ｔ、Ｃ１ａｒｋ）、ハディ・イブラ
ヒム（Ｈａｄｉ　　Ｉｂｒａｈｉｍ）およびアーサー拳
エフ・レインジ（ＡｒｔｈｕｒＦ、Ｌａｎｇｅ）のため
の１９８５年７月２６日出願の米国特許出願連続番号節
７５９，６２２号である。

発明の背景 今日の電話加入者ラインは、ディジタル回路網に固有の
信号の完全性および融通性に最大限度を与えるように、
音声およびデータの両方の伝送のために全ディジタル回
路網を次第に採用しつつある。加入者に与えられたさら
なる利点は、同じ媒体上での電話法、パケット切換デー
タおよび回路切換データ、遠隔測定、電子郵便、警報信
号、テレックス、ファクシミリ、ならびにバンキングト
ランザクションのような現存の、かつ新たなサービスを
より効率的に与え、それによって装置および空間の必要
条件を大いに減じることを含む。さらに、これらの新た
なサービスを設けることにより得られる増加する歳入、
および単一（ディジタル）回路網上で動作するすべての
サービスから生じる部品化した管理の面で、電話会社に
利点が生じる。

加入者の家屋上のこのような全ディジタル音声／データ
回路網にインターフェイスを与えるために、先行技術は
、加入者の必要性の変化に応するための融通性がないデ
ィスクリートなおよび／または高価なカスタム回路を採
用した。さらに、このような回路は物理的、電気的およ
びラインプロトコル特性において変化する両立し難い実
現化例の急増を促進する。さらに、先行技術のインター
フェイスは広範囲にわたる空間を占有し、高電力消費を
有し、それによって冷却装置を必要とするかなりの熱を
発生し、かつモノリシック集積回路の信頼性をなくする
。

発明の概要 この発明のタイムスロット割当器マルチプレクサは、デ
ィジタル交換コントローラ（ＤＥＣ）内の応用に例示さ
れる。ＤＥＣは１０Ｍの集積サービスディジタル回路網
加入者ラインに対する加入者（“Ｓ”）インターフェイ
スで交換終端機能を与え、かつ典型的には専用の自動分
岐交換（ＰＡＢＸ）「ラインカード」にある。この発明
を採用する集積回路コントローラチップは、全ディジタ
ル音声／データ電気通信回路網により設けられた種々の
データ処理設備に加入者のレディアクセスを許可する。

コントローラは、加入者により外部８ビツトマイクロプ
ロセツサを介して、２個の１秒あたり６４キロビツト（
ｋｂｓ）音声／データ（“Ｂ１”および“Ｂ２”）チャ
ネルならびに１６ｋｂｓデータ制御（“Ｄ”）チャネル
に同時にアクセスを与えることにより多くの機能を行な
うようにプログラミングされ得る。音声帯域信号は加入
者の端末でディジタル化され、かつ６４ｋｂＳチヤネル
のうちの１個上に送信される。デュアルパルスコード変
調（“ＰＣＭ”）ハイウェイを介して、ＰＡＢＸ　ｒバ
ックブレーン」にもアクセスが与えられる。

コントローラ内の６個の機能装置間に、１対の分離変成
器を介して回路網送信ラインにコントローラを接続する
ラインインターフェイス装置と、制御およびデータ情報
をラインインターフェイス装置から受取りかつ回路網上
に後に送信するために加入者発生制御およびデータ情報
をラインインターフェイス装置に送信するデータリンク
コントローラと、Ｂ１−チャネル、Ｂ２−チャネルおよ
びＤ−チャネルで受取られ、かつそれらにそれぞれ送信
される信号のデュアルＰＣＭハイウェイにタイムスロッ
ト割当を与えるタイムスロット割当器と、コントローラ
内の機能およびデータ径路の加入者制御を可能にするマ
イクロプロセッサインターフェイスと、Ｂ−チャネルデ
ータ信号およびＤ−チャネルデータ信号がコントローラ
の直列データインおよび直列データアウトポートでそれ
ぞれ受取られかつそれらに送信され得る中間ディジタル
インターフェイスと、外部マイクロプロセッサを介して
加入者により指令されるように、いくつかの可能な信号
源と行先との間にデータ径路を設け、ラインインターフ
ェイス装置、タイムスロット割当器、マイクロプロセッ
サインターフェイスおよび直列ポートを含むマルチプレ
クサとがある。さらに、加入者プログラム可能マルチプ
レクサは、２個の音声／データ直列チャネルの時間多重
化を制御する。

タイムスロット割当器は、この発明のタイムスロット割
当器マルチプレクサ（ＴＳＡ−ＭＵＸ）を含む。ＴＳＡ
−ＭＵＸは３つの機能、すなわちＢ１−チャネル、Ｂ２
−チャネルおよびＤ−チャネルとデュアルＰＣＭハイウ
ェイとの間のデータ径路指定、′Ｓ”インターフェイス
の６４ｋＨｚおよび８．１９２ｍＨｚと１９２ｋＨｚと
の間で動作するＰＣＭハイウェイクロックの速度適合、
および８ｋＨｚ　　ＰＣＭハイウェイのＤＥＣとの同期
を行なう。

ＴＳＡ−ＭＵＸは、３個のＢ１−チャネル、Ｂ２−チャ
ネルおよびＤ−チャネルに対して各々１個の、３組の８
ビツトレジスタを含む。８ビツトシフトレジスタは、Ｐ
ＣＭハイウェイ上に８　ｋ　Ｈｚフレーム同期（ＰＦＳ
Ｎ）信号から、遅延されたフレーム同期（ＴＳＰＦＳ）
信号を発生する。

「ワンショット」タイムスロット受取りおよび送信ロー
ド（それぞれＴＳＲＬＤおよびＴＳＸＬＤ）信号はＴ　
Ｓ　Ａ　−Ｍ　Ｕ　Ｘ内の３個のチャネルに対するバッ
ファをロードするために発生される。ＴＳＡ−ＭＵＸは
、２個の受取り径路（ＤＲＡおよびＤＲＢ）のうちの１
個、ならびに２個の送信径路（ＤＸＡおよびＤＸＢ）の
うちの１個の加入者選択を与える。

ＰＣＭハイウェイ上の８ｋＨｚフレームは次のＰＦＳＮ
信号を越えて１個ないし７個のＰＣＭクロック（ＰＣＬ
Ｋ）期間から選択され得る、なぜならタイムスロット割
当器はＴＳ−０ないしＴＳ−１２７、およびＣ５−０な
いしＣ５−７からの、ＰＣＭハイウェイ上のタイムスロ
ット（ＴＳ）およびクロックスロット（ｃＳ）の独立選
択を許可するからである。適当なフレーム整列を維持す
るために、内部フレーム同期信号ＴＳＰＦＳは、ＰＦＳ
Ｎクロックに関して８個のＰＣＬＫクロック期間だけ遅
延される。

データは、８ビット広域タイムスロット制御受取り（Ｔ
　Ｓ　ＣＲ）パルス間で、ＴＳＡ−ＭＵＸソースバッフ
ァ内の直列−並列レジスタ内にシフトされる。ＴＳＣＲ
Ｓ小Ｒの後縁から発生されるワンショットＴＳＲＬＤ信
号は、直列−並列レジスタの内容をバッファ内の中間レ
ジスタ内にダウンロードするのに用いられる。遅延され
たフレーム同期ＴＳＰＦＳ信号間で、中間レジスタから
のデータがバッファのソースレジスタ部分内に順にダウ
ンロードされる。ソースレジスタは、ＴＳＡ−ＭＵＸ内
のデータ（ＭＸＤ）に接続される。

ＭＸＤバス上の、およびＭＸＤバスからのデータ信号の
転送は、タイムスロット割当器のタイムスロット発生器
部分により発生されたタイミング信号により制御され、
マルチプレクサソース（ＭＸ２ＳＥＴＸ）信号はソース
レジスタの内容がＭＸＤバス上に発生されるのを可能に
するのに用いられ、かつマルチプレクサ行先（ＭＸ２Ｄ
ＥＴＸ）信号はＭＸＤバス上の信号がＴＳＡ−ＭＵＸの
行先バッファ部分の行先バッファ内に発生されるのを可
能にするのに用いられる。

ＭＸＤバスからの信号は行先バッファを有する第１の行
先並列レジスタにより受取られ、かつ遅延されたフレー
ム同期（ＴＳＰＦＳ）信号を受取る間、中間レジスタに
ダウンロードされる。８ビツト広域タイムスロツト制御
送信（Ｔ　Ｓ　ＣＸ）パルスの後縁から発生されたワン
ショットＴＳＸＬＤ信号は、中間レジスタの内容を、行
先バッファををする直列−並列レジスタ内にダウンロー
ドするのに用いられる。８ビツト広域ＴＳＣＸパルスの
間、直列−並列レジスタからＴＳＡ−ＭＵＸのＴＳＡＸ
ＤＡＴＡボートまたはＴＳＢＸＤＡＴＡポート上にデー
タが順にシフトされる。

ＴＳＰＦＳ信号は、ＤＥＣの残余の部分により用いられ
’５８ｋＨｚ信号（ＦＳＹＮＣ８）を発生するように、
ＴＳＡ−ＭＵＸの内部の６．　１４４ｍＨｚクロックと
同期される。ＭＸ２ＳＥＴＸおよびＭＸ２ＤＥＴＸ信号
は、フレーム同期を確実にするようにＦＳＹＮＣ８信号
から得られる。したがって、もしＰＣＭ入力フレーム同
期（Ｐ　Ｆ　Ｓ）信号が＋／　−１００ｐ　ｐ　ｍの特
定された限界内にあるならば、ＤＥＣタイミングはＰＦ
Ｓ信号にロックされ、かつＤＥＣのマルチプレクサ、ラ
インインターフェイス装置および中間ディジタルインタ
ーフェイス部分への、かつそれらからのデータの完全性
が保証される。

好ましい実施例の詳細な説明 Ａ、一般原則 国際電話電信諮問委員会（ｃＣＩＴＴ）は、共ＴＩ−シ
リーズ勧告がここで引用により援用される。これらの勧
告への精通は、この発明を理解する際に有用である。第
１図は加入者の家屋における典型的なＣＣＩＴＴ″Ｓ″
インターフェイスを例示し、そこでは例示された専用自
動分岐交換（ＰＡＢＸ）ラインカード１０のような回路
網終了（Ｎ　Ｔ）エレメントが、同時のディジタル音声
およびデータを搬送するデュアルパルスコード変ｇ（Ｐ
ＣＭ）ハイウェイ１２、ならびにマイクロプロセッサ制
御信号を搬送するマイクロプロセッサ制御ハイウェイ１
４を介して電話回路網局部端局に接続される。加入者は
、ＰＣＭハイウェイ１２上に保持された、２個の１秒あ
たり６４キロビツト（ｋｂｓ）音声／データ（“Ｂ”）
チャネルおよび１個の１６ｋｂｓ制８／データ（“Ｄ”
）チャネル時間多重化ピットストリームにアクセスする
。

ＰＡＢＸラインカード１０は、制御ハイウェイ１４上で
制御信号を受取り、かつ信号ライン１８を介してライン
カード上の他のエレメントを制御するようにそれらを用
いるマイクロプロセッサ（ＭＰＣ）１６を含む。これら
のエレメントは、４進交換パワーコントローラ（ＱＥＰ
Ｃ）２０およびディジタル交換コントローラ（ＤＥＣ）
２２を含む。

ＰＡＢＸラインカード１０は、全２重ＣＣＩＴＴ４ワイ
ヤ標準（“Ｓ”）インターフェイス３２で加入者の端末
装置（ＴＥ）３０に接続される。

このインターフェイスは、物理的、電気的かつラインプ
ロトコルの特性に関するＣＣＩＴＴ　　Ｉ−シリーズ勧
告を実現する、すなわちそれはフレームおよび保存情報
を搬送する６４ｋｂｓ音声／データ”Ｂｌ°チャネル、
６４ｋｂｓ音声／データ’Ｂ　２−チャネル、１６ｋｂ
ｓ制御／デーダＤ’チャネル、および４８ｋｂｓチヤネ
ルを含む１９２ｋｂｓで動作する。“Ｄ”チャネル制御
パケット上の情報は、ＣＣＩＴＴ勧告で規定されたＬＡ
ＰＤプロトコルに従う。２５０マイクロセカンドの期間
を有する４８個のビットを含む“Ｓ”インターフェイス
フレーム構造は、第２図に例示される。フレームは、Ｃ
ＣＩＴＴ勧告のいわゆる［ポイント−マルチポイント」
形状に対するフレーミング、ＤＣ平衡およびコンテンシ
ョン分解能（Ｄエコーピット）を含む擬似３進法コード
として送信される。

ＴＥ３０は実際、ディジタル加入者コントローラ（ＤＳ
Ｃ）３４を含み、それは様々な「特徴」電話を支持し、
かつ“Ｓ”インターフェイス３２にあるデータ処理設備
にアクセスする。ＤＳＣ３４は「ディジタル加入者コン
トローラ（Ｄ　ｉ　ｇ　１ｔａｌ　　５ｕｂｓｃｒｉｂ
ｅｒ　　Ｃｏｎｔｒｏｌｌｅｒ）Ｊと題される関連の同
時係属中の米国特許出願の主題であり、かつそこでのそ
の説明はここで引用により援用される。ＤＳＣ３４は、
全ワークステーションとしてＴＥ３０を開発するように
マイクロプロセッサ周辺装置として採用され得る。ＤＥ
Ｃ２２およびＤＳＣ３４の両方は、分離し、かつ第２図
の′Ｓ”インターフェイスフレームを２個の６４ｋｂｓ
　Ｂｌ”および“Ｂ２”チャネルならびに１６ｋｂｓ’
Ｄ”チャネルに結合し、かつ第２図の上方部分に示され
たそのフレーム構造はＤＥＣ２２からＤＳＣ３４までデ
ータを伝送するのに用いられ、また第２図の下方部分に
示されたそのフレーム構造はＤＳＣ３４からＤＥＣ２２
までデータを伝送するのに用いられる。

ＴＥ３０はまた、加入者パワーコントローラ（ＳＰＣ）
３６およびマイクロプロセッサ３８を含む。第１図で示
されるように、典型的な応用では、ＴＥ３０はこの発明
のＤＳＣ３４に接続された受話ロスピー力および送話口
マイクロフォンを何する送受器４０を含む。前記のよう
に、ＤＳＣはアナログ変化またはディジタル変化のいず
れかの広範囲にわたる他の変換器を支持する。

全２重４−ワイヤ“Ｓ”インターフェイス３２は、ＤＥ
Ｃ２２およびＤＳＣ３４にそれぞれ接続された１対の分
離変成器２４および１対の分離変成器４２で終端となる
。４−ワイヤインターフェイス′３２の一方の対のワイ
ヤはＤＥＣ２２からＤＳＣ３４までの送信回路を含み、
他方の対のワイヤはＤＳＣ３４からＤＥＣ２２までの受
取り回路を含む。

“Ｓ′インターフェイス３２上の送信の両方向に対して
、第３図で例示されるように擬似３進法ラインコーデイ
ングが１００％のパルス幅とともに用いられる。コーデ
ィングのこの方法では、２進の「１」の値を有するデー
タが、第３図のタイムスロット５１．５４．５５および
５８のような、ライン信号における空間、すなわちＯ電
圧で表わされる。２進の「０」のデータ値は、高（正）
電圧マークまたは低（負）電圧マークのいずれかで表わ
され、マークは第３図のタイムスロット５０．５２．５
３．５５．５６および５７のようなライン上のｄｃオフ
セットを減じるように極性が互い違いになる。このコー
ドでは、任意の２個の連続する高マークまたは２個の連
続する低マークが、フレーミングまたはエラー検出のた
めに用いられ得るコード違反を表わす。

ＤＳＣ３４の送信器部分は、変成器４２の出力巻線で、
第４図に示されるパルスマスクに一致する１００％の擬
似３進法コード化パルスを発生する。そのパルスマスク
は、高マークおよび低マ−りの両方に用いられる。

Ｂ、フレーム構造 送信の両方向では、ＮＴｌ０からＴＥ３０までの送信回
路上で、かつＴＥ３０からＮＴｌ０までの受取り回路上
で、第２図に各々例示されるようにビットストリームが
４８個のビットのフレーム内で集団化される。フレーム
構造は、「ポイント−ポイント」および「ポイント−マ
ルチポイント」形状の両方に対して同一である。各フレ
ームは、第２図で同定されかつ以下の表で述べられるよ
うに、４ｋＨｚで送信され、かついくつかのグループの
ビットからなる。

第２図の上方部分は、ＮＴｌ０ないしＴＥ３０送信口路
のビットストリームフレーム構造を含む。

以下の第１表は、フレーム内のその位置によるビットの
グループの説明を含む。各々の個々のグループは、後縁
バランスビット上−ビットによりｄＣ−平衡を保つ。

第１表 ビット位置　　　　　グループ ｌおよび２　　バランスビットを何するフレーミング信
号 ３ないし１１　　　バランスビットを有するＢ１−チャ
ネル １２および１３　　　バランスビットを有するＤ−チャ
ネル １４および１５　　　バランスビットを有する補助フレ
ーミング／空間ビット １６ないし２４　　　バランスビットを有するＢ２−チ
ャネル ２５および２６　　　バランスビットを有するＤ−チャ
ネルビット ２７ないし３５　　　バランスビットを有するＢ２−チ
ャネル ３６および３７　　　バランスビットを有するＤ−チャ
ネルビット ３８ないし４６　　　バランスビットを何するＢ２−チ
ャネル ４７オよヒ４８　　　バランスビットを有するＤ−チャ
ネルビット 第２図の下方部分は、ＮＴｌ０ないしＴＥ３０受取り回
路のピットストリームフレーム構造を含む。ＮＴｌ０に
より送信されるフレームは、ＴＥ１０から受取られるＤ
−ビットを再度送信するように用いられるＥＣＨＯ（“
Ｅ”）チャネルを含む。このチャネルは、Ｄ−チャネル
アクセス制御のために用いられる。フレームの最後の（
“Ｌ”）ビットは、各々の完全なフレームの平衡を保つ
のに用いられる。

第■表 ■および２　　バランスビットを何するフレーミング士
ト←信号 ３ないし１０　　Ｂ１−チャネル １１　　　　　Ｅ−チャネルビット １２　　　　　Ｄ−チャネルビット １３　　　　　活性化のために用いられるビットドＳ　
［１］ １４　　　　　補助フレーミング（ＦＡ）ビット１５　
　　２進の「１」へのＮビットセット１６ないし２３　
　Ｂ２−チャネル ２４　　　　　Ｅ−チャネルビット ２５　　　　　Ｄ−チャネルビット ２Ｂ　　　　　活性化のために用いられるビットＳ［２
］ ２７ないし３４　　Ｂ１−チャネル ３５　　　　　Ｅ−チャネルビット ３８　　　　　Ｄ−チャネルビット ３７　　　０ビツト ３８ないし４５　　Ｂ２−チャネル ４６　　　　　Ｅ−チャネルビット ４７　　　　　Ｄ−チャネルビット ４８　　　　　フレームバランスビットＤＥＣは４個の
異なるモードで動作され得る。

１）　　ＤＥＣ−ＰＡＢＸモードは、第１図て例示され
るようにＰＡＢＸラインカード１０において用いるため
のものである。このモードでは、ＤＥＣ２２はデュアル
ＰＣＭハイウェイ１２と“Ｓ”基準点との間にインター
フェイスを与える。

２）　　ＤＥＣ−ＬＴ　（ライン終了）モードは、中央
局ラインカードにおいて用いるためのものである。ＤＥ
Ｃ２２はデュアルＰＣＭハイウェイに接続し、かつ“Ｕ
°基準点を駆動するようにＤＥＣ２２のＩＤＩ　　（中
間ディジタルインターフェイス）部分を介してＴＥＣ（
トランシーバエコーキャンセラ）にインターフェイスす
る。

３）　　ＤＥＣ−ＮＴ　（回路網終了）モードは、簡単
なＮＴ応用で用いられる。ＤＥＣ２２は“Ｕ”インター
フェイスと“Ｓ”インターフェイスとの間に接続を与え
るようにＩＤＩを介してＴＥＣに接続する。

ＤＥＣ−ＩＮＮＴ　（インテリジェントＮＴ）モードは
、“Ｕ°インターフェイスおよび“Ｓ“インターフェイ
スの各々の２個以上を含むＮＴにおいて用いるためのも
のである。それは、小さなキーシステムのビルディング
を許可する。ＤＥＣ２２はデュアルＰＣＭハイウェイ２
２に、かつＩＤ！インターフェイスを介してＴＥＣに接
続される。

ＤＥＣ−ＰＡＢＸおよびＤＥＣ−ＮＴモードでは、ＤＥ
Ｃ２２は“Ｓ”基準インターフェイス１２を介して、「
ポイント−ポイント」形状または「ポイント−マルチポ
イント」形状のいずれかで動作する加入者ＴＥ３０への
１９２ｋｂｐｓ４−ワイヤ径路を支持する。ＤＥＣ２２
は１９２ｋｂｐｓデータストリームを別々のＤ−チャネ
ルおよびＢ−チャネルに分けかつ組合わせ、かつＭＰＣ
１６を介してユーザプログラム可能タイムスロットにお
けるＰＣＭハイウェイ１２にこれらのチャネルを挿入し
、またはＰＣＭハイウェイ１２からこれらのチャネルを
抽出する。

Ｄ−チャネルはＤＥＣ２２においてレベル１および部分
レベル２を処理され、かつそれから、より高いレベル処
理のために並列インタラブド駆動バスを介してＭＰＣ１
６に導伝され得るかまたは、Ｄ−チャネルは集中取扱い
のためにＢ−チャネルデータとともにデュアルＰＣＭハ
イウェイ１２上に導伝され得る。ユーザは、所望のよう
にＤ−チャネルおよびＢ−チャネルを径路づけるように
ＤＥＣ２２をプログラミングするためにＭＰＣ１６を採
用し得て、かつＭＰＣ１６はＤＥＣ２２とともに含まれ
る間合せステータス、エラーおよびインクラブドレジス
タによる監視を保守する。

ＤＥＣ２２は、ＤＥＣ−ＰＡＢＸモード、ＤＥＣ−ＬＴ
モードおよびＤＥＣ−ＩＮＮＴモードで用いるために、
送信および受取り径路ボの独立制御を与えるデュアルＰ
ＣＭハイウェイ１４へのインターフェイスを含む。フレ
ーム同期（Ｆ　Ｓ）信号はフレームの開始を同定し、か
つすべてのタイムスロットはそれに関連する。ＰＣＭイ
ンターフェイスは８．１９２ＭＢＰＳまでで動作し、総
計２５６個のチャネルに対して２個のＰＣＭハイウェイ
のいずれか上に６４ｋｂｐｓのタイムスロットを考慮す
る。各フレームの間、２個の６４ｋｂｐｓＢ−チャネル
［８ビツトタイムスロツト］および１個の１６ｋｂｐｓ
または６４ｋｂｐｓＤ−チャネル［２ビツトまたは８ビ
ツトタイムスロツト］が、ＰＣＭハイウェイ１２へ／か
ら転送されてもよい。タイムスロット割当およびＰ　Ｃ
Ｍハイウニイ選択は、ＰＭＣ１６のプログラム制御のち
とにある。

システムの保守を援助するために、いくつかの設備が設
けられる。ループバックは、“Ｓ”３２、ＰＣＭ１２お
よびＩＤＩインターフェイスで利用可能である。Ｂ−チ
ャネルは、ＭＰＣインターフェイス１８を介してアクセ
スされ得る。Ｄ−チャネルプロセッサは、ＭＰＣインタ
ーフェイス１８へのループバックにより独立してテスト
され古る。

１個のＭＰＣ６４の制御のもとて８個（ＤＥＣｏ　６０
、・・・ＤＥＣ７６２）のような多くのＤＥＣは、第５
図で例示されるように１個のＰＡＢＸラインカード６６
上に含まれ得る。８個の“Ｓ”基準インターフェイスラ
イン６０．・・・、７０は、Ｍ　Ｐ　Ｃ６４がタイムス
ロット割当、活性化および保守機能を制御する１個のＰ
ＡＢＸラインカード６６上で終端となり得る。

Ｍ　Ｐ　Ｃ６４は、ラインカード６６の「バックプレー
ン」に３つの方法で、すなわち直接にバックプレーンに
、直列ハスを介してバックプレーンに、またはＤＥＣ６
０，・・・、６２のうちの１個を介してデュアルＰＣＭ
ハイウェイ１２上に、並列ＭＰＣバスを接続することに
より接続され得る。

ＤＥＣ２２のラインインターフェイス部分の送信器セク
ションは、第２図のフレーム構造に従ってＢ１、Ｂ２、
ＤおよびＳ／ＦＡ−チャネル上に多重化信号を発生する
。送信器セクションはそれから、“Ｓ”インターフェイ
ス３２でこれらの信号を送信する。ラインインターフェ
イス送信器は、ＤＥＣ２２がＤＥＣ−ＰＡＢＸモードで
あるとき、受取られたＤ−チャネルビットを反射する。

ＤＥＣ−ＮＴモードでは、Ｅ−チャネルビットはＩＤＩ
により発生される。

ラインインターフェイス部分の受信器セクションは、フ
ィルタリング、ビットタイミング抽出、フレーム同期お
よびフレーミングエラー指示、ならびに入力データのし
きい値動作／スライシングを行なう。

Ｂ、ｌ　　ＮＴ１０−ＴＥ３０の方向のフレーム整列手
順 ＤＥＣ２２は、ビット位置１４、ＦＡビットを２進の「
０」に強制する。もし「０」がビット位置３ないし１３
においてＤＥＣ２２により伝送されないならば、ＦＡビ
ットは低マークに強制され、他のすべての場合、ＦＡビ
ットは擬似３進法コードに従って発生される。したがっ
て、コード違反は１３個のビット内でフレーミングビッ
トから生じる。

ＴＥ３０は、ラインコード違反を探索する。違反を検出
すると、次の違反までビットの数のカウントが開始され
る。もしカウント、すなわちフレーミングビットと補助
フレーミングビットとの間の距離が１３またはそれ未満
であるならば、そのときは第１の違反が真のフレーミン
グ位置を示すようにとられる。任意の他のカウント値に
対して、真のフレーミングは達成されず、かつＴＥ３０
が探索し続けることが仮定される。

ＤＳＣ３４のラインインターフェイス部分は、上記の１
３より大きいかまたは１３に等しい判定基準により、妥
当な対のコード違反を検出することなく２個の４８ビツ
トフレームに等しい時間期間が経過したとき、フレーミ
ング損失信号を発生する。ＤＳＣ３４は、この信号が発
生するとすぐに送信を停止する。

ＤＳＣ３４のラインインターフェイス部分が連続する３
対のラインコード違反を受取り上記の判定基準に従うと
き、ラインインターフェイス装置は、ＴＥ３０が同期を
達成したということを示す信号を発生する。

Ｂ、２　　ＴＥ３０−ＮＴＩＯの 方向のフレーム整列手順 ＤＳＣ３４は、ＤＥＣ２２のラインインターフェイス部
分が固定タイミングを用いるので、ＦＡビットがＤＳＣ
３４のラインインターフェイス部分の内部のバッファに
従って設定されるということを除いて上記と同じ態様で
フレーム整列を行なう。もしこのバッファが「０」でロ
ードされるならば、ＤＳＣ３４はＴＥ３０−ＮＴＩＯの
方向に伝送するためにＦＡビット位置で低マークを発生
する。

８．３　　Ｄ−チャネルアクセスプロトコルＤＳＣ３４
はＤ−チャネルアクセスプロトコルを採用し、それは規
則的な態様でＤ−チャネルへのアクセスを得るように「
ポイントーマル千ポイント」形状で接続される多くのＴ
Ｅを考慮に入れる。２個または３個以上のＴＥがＤ−チ
ャネルを同時にアクセスしようとする場合でさえ、１個
のＴＥは常にその情報の伝送を完成することに成功する
ことをこの手順は確実にする。手順はまた、ＴＥがポイ
ント−ポイント形状で動作するのを可能にする。

Ｄ−チャネル上の情報は、２進のパターン０１１１１１
１１０からなるフラグにより範囲を定められた層２のフ
レーム内で伝送される。ＴＥが伝送するための情報を有
さないとき、“Ｓ”インターフェイス上の状態は伝送の
両方向においてすべての「１」からなる。

ＤＳＣ３４はエコー（Ｅ）−チャネルが設けられ、それ
はＤＳＣに装若されたＴＥ３０がＤ−チャネル上の通信
量をモニタするのを可能にする。

ＮＴｌ０は、ＮＴｌ０に接続された１個または２個以上
のＴＥ３０からＤ−チャネルビットを受取ると、次に利
用可能なＥ−チャネルビット位置における１個または２
個以上のＴＥに向かう伝送においてこの状態を反射する
。

予め定められた数のＤ−チャネルビット期間に等しい時
間期間“Ｘ”の後、もしＥ−チャネルの状態がすべて２
進の「１」のままであるならば、ＴＥＩＯは伝送のため
に消去される。もしこの感知状態の間２進の「０」が生
じるならば、ＴＥはそのカウンタをリセットしかつＤ−
チャネルをモニタし続ける。Ｄ−チャネル上の情報を伝
送しながら、ＴＥは受取られたＥ−チャネルビットスト
リームをモニタし、かつＴＥのＤＳＣ内のＤＬＣが最後
に伝送されたビットを次に受取られるＥ−ビットと比較
する。もし伝送されたビットが、受取られたエコービッ
トと同じであるならば、ＴＥは伝送を続ける。しかしな
がら、もし受取られたエコーが異なるならば、ＴＥは伝
送を生じ、かつＤ−チャネル感知状態に戻る。

層２のフレームの伝送をうまく完了したＴＥは、そのカ
ウンタの内容“Ｘ”を値゛Ｘ＋１”まで増分し、かつＤ
−チャネル感知状態まで戻る。“Ｘ＋１”２進の「１」
がＥ−チャネル上で検出されたとき、カウンタは“Ｘ”
にリセットされる。

第５図は、１個の″Ｓ″インターフェイスに関連の８−
チャネル専用自動分岐交換（ＰＡＢＸ）ラインカード内
のＤＥＣ２２の応用を例示する。

ラインカードは８個のＤＥＣを採用し、そのうちの２個
のＤＥＣ６０およびＤＥＣ６２が第５図に例示される。

第１図に関連して述べられるように、単一ラインカード
マイクロプロセッサ（ＭＰＣ）６４が採用され、８個の
ＤＥＣすべてに共通に、制御ハイウェイ上で受取られた
制御信号を与える。

ラインカードＭＰＣ６４は、制御ハイウェイに接続する
別のブロックラベルＰＥＲＩ　ＰＨＥＲＡＬを含むもの
として第５図に例示される。１対の４進交換パワーコン
トローラ（Ｑ　Ｅ　Ｐ　Ｃ）の各々は、ＤＥＣのうちの
４個にパワーを与える。そのうちの２個の６８および７
０が例示された８個のライン上に全２重信号を搬送する
“Ｓ“インターフェイスは、８個のＤＥＣに至るもので
ある。

第５図に例示された８−チャネルラインカード６６は、
ラインカードマイクロプロセッサ６４を介するＢ１−チ
ャネル、Ｂ２−チャネルおよびＤ−チャネル上に搬送さ
れる多重信号の可能な経路を示す。これらの信号は、“
Ｓ°インターフェイス上でＴＥ３０　（第１図）から受
取られ、かつＴＥ３０に送信される。“Ｓ°インターフ
ェイスへの、またはＳ”インターフェイスからのＢ−チ
ャネルは、ラインカードＭＰＣ６４に直接に、またはＤ
ＥＣを介してデュアルＰＣＭハイウェイ１２上に経路づ
けられ得る。信号ライン６８および７０の場合のように
、８個のＤＥＣのすべてはデュアルＰＣＭハイウェイ１
２に接続されるが、ＤＥＣ６０および６２のみがＰＣＭ
ハイウェイに接続されるものとして第５図に示される。

Ｄ−チャネルパケットがＴＥ３０から受取られるとき、
ラインカードＭＰＣ６４はラインカード６６上にはない
回路により処理するためにパケットをデュアルＰＣＭハ
イウェイ１２上に通過させ得るか、またはラインカード
６６上で処理するためにＤＥＣを介してラインカードＭ
ＰＣ６４にパケットを通過させ得る。逆に、Ｄ−チャネ
ルパケットが“Ｓ１インターフエイス上でＴＥ３０に伝
送されるとき、それはデュアルＰＣＭハイウェイ１２か
ら、またはラインカードＭＰＣ６４から直接にラインカ
ード６６上のＤＥＣに入り得る。

ラインカードＭＰＣ６４は、ＤＥＣを介してデュアルＰ
ＣＭハイウェイ１２上にデータを伝送しかつ受取ること
により、いくつかのラインカード６６を制御する中央コ
ンピュータ（図示せず）と通信し得る。

８．４　　活性化／非活性化 ＤＳＣ３４のラインインターフェイス部分がＳ−インタ
ーフェイス３２上にアクティビティを検出するとき、Ｄ
ＳＣ３４はＣＣＩＴＴ活性化手順を行ない、かつＩｎｆ
ｏ４信号を受取ると、ＭＰＣ３８がインタラブジョンを
受けるようにされる信号を発生する。ＤＳＣ３４のライ
ンインターフェイス部分はフレーミングの伝送を続ける
が、もしそれがＤＥＣ２２から非活性化信号を受取るな
らば終わるが、ＮＴｌ０がフレーミングを伝送する限り
ラインインターフェイス部分は十分に同期されたままで
ある。以下の第■表が、ＤＳＣ３４の活性化／非活性化
信号手順を要約する。図示されたように、ＮＴｌ０−Ｔ
Ｅ３０活性化に対して、手順はＮＴｌ０からＴＥ３０ま
でＩｎｆｏ２信号で始まる。Ｉｎｆｏｌは、ＴＥ３０が
活性化を開始するときに用いられるだけである。Ｉｎｆ
ｏｌは、Ｉｎｆｏ２がＮＴｌ０により認識されるとＴＥ
３０から伝送されるのを中止し、かつＩｎｆ。

３は同期が確実にされるとＴＥ３０から伝送される。

第■表 活性化／非活性化信号 ＮＴｌ０からＴＥ３０　　　ＴＥ３０からＮＴｌ０まで
の信号　　　　　　　までの信号 Ｉｎｆｏ　０−信号なし　　　　Ｉｎｆ’ｏ　０−信号
なしＩｎｆｏ２−２進の「０」に　Ｉｎｆｏ　ｌ−正の
「０」、設定されたＢ、Ｄ、　　　負のｒＯＪ、６個お
よびＤ−エコーチ　　　の「１」のパターヤネルのすべ
てのビ　　　ンを有する連続信ットを有するフレー　　
　号。１９２ｋｂｓム。通常のコーディ　　　の通常の
ビット速グ規則によるＮおよ　　　度。

びＬビット。　「０」 に設定されたビット Ｉｎｆｏ　４−　Ｂ、　Ｄ、および　１ｎｒｏ３−Ｂお
よびＤチＤ−エコーチャネル　　　ヤネル上に動作デ上
に動作データを有　　　−夕を有する同期するフレーム
。２進　　　されたフレーム。

の「１」に設定され たビットＡ０ Ｃ，ＤＥＣアーキテクチャ ディジタル交換コントローラ（ＤＥＣ）２２は、第６図
で例示されるように７個の機能的ブロックからなる。Ｄ
ＥＣは、電話回路網へ単一ディジタル加入者アクセスの
ために交換終端機能を与える。

ＤＥＣは、基準点“Ｓ”でＣＣＩＴＴ　　Ｉ−シリーズ
勧告と一致する。したがって、ＤＥＣのユーザは国際標
準規格に合うＰＡＢＸラインカードを設計してもよい。

第６図を参照すると、ＤＥＣ２２は端子ＬＩＮ１および
ＬＩＮ２において４−ワイヤ“Ｓ”インターフェイス（
第１図の３２）上で分離変成器（第１図の２４）を介し
て受取られ、かつ端子ＬＯＵＴＩおよびＬＯＵＴ２から
４−ワイヤインターフェイス上に伝送されるビットスト
リームのために１９２ｋｂｓ全２重ディジタル径路を設
ける。

ＤＥＣは、受取られたピットストリームを８１およびＢ
２チャネル（各６４ｋｂｓ）ならびにＤチャネル（１６
ｋｂｓ）に分ける。Ｂチャネルは、ユーザ制御のもとで
、第６図に例示される機能的ブロックのうちの異なるも
のに径路づけられる。

Ｄ−チャネルは、ＤＥＣ２２におけるレベル２で部分的
に処理され、かつ付加的処理のためにマイクロプロセッ
サインターフェイス（ＭＰＩ）１００を介してマイクロ
プロセッサ（第１図の１６）に通過される。関連の同時
係属中の米国特許出願「ディジタル加入者コントローラ
（Ｄｉｇｉｔａｌ　５ｕｂｓｃｒ！ｂｅｒ　Ｃｏｎｔｒ
ｏｌｌｅｒ）　Ｊに含まれるマイクロプロセッサインタ
ーフェイス（ＭＰＩ）の説明がここで引用により援用さ
れ、かつＤＥＣ２２のＭＰ　Ｉ　１００にあてはまる。

この発明のＤＥＣ２２は、ＰＢＸおよび公的応用の両方
を満たすように２個の主ＣＣＩＴＴの勧告の両方、「ポ
イント−ポイント」加入者形状および「ポイント−マル
チポイント」加入者形状を支持する。

第６図を参照すると、ＤＥＣ２２はラインインターフェ
イス装置（ＬＩＵ）１１０を含み、それは端子ＬＩＮＩ
およびＬＩＮ２に接続された受信器セクション１２０な
らびに端子ＬＯＬＩＴＩおよびＬＯＵＴ２に接続された
送信器セクション１３０を含む。関連の同時係属中の米
国特許出願「ディジタル加入者コントローラ（Ｄｉｇｉ
ｔａｌ　５ｕｂｓｃｒｉｂｅｒ　Ｃｏｎｔｒｏｌｌｅｒ
）　Ｊに含まれるＬＩＵの説明がここで引用により援用
され、かつＬＩＵＩＩ（’）が、一方が「拡張受動バス
」および「ポイント−ポイント」形状で用いられる適応
タイミングのためのものであり、かつ他方が「短受動バ
ス」形状で用いられる固定タイミングのためのものであ
る２つのモードで動作可能であるという点を除いてはＤ
ＥＣ２２のＬＩＵＩＩＯにあてはまる。

集合的にバス１４０で示され、すべての種々のエレメン
トをそこに接続する１組（４個）のバスが第６図に示さ
れ、かつＢ−チャネルデータおよびＳ／ＦＡ−チャネル
データを導伝する。ＤＥＣ２２はまた、バス１４２に接
続されたデータリンクコントローラ（ＤＬＣ）１５０を
含み、それはＬＩＵＩＩＯを介して受取られる１６ｋｂ
ｓＤ−チャネルを部分的に処理する。集合的にバス１４
２で示され、種々のエレメントをそこに接続する１組（
４個）のバスが第６図に示され、かつＤ−チャネルデー
タを導伝する。関連の同時係属中の米国特許出願「ディ
ジタル加入者コントローラ（Ｄｉｇｉｔａｌ　　５ｕｂ
ｓｃｒｉｂｅｒ　　Ｃ。

ｎｔｒｏｌｌｅｒ）ｊに含まれるＤＬＣの説明がここで
引用により援用され、かつＤＥＣ２２のＤＬＣ１５０に
あてはまる。バス１４４は、ＤＬＣ１５０をＭＰＩｌｏ
ｏに直接に接続する。

ＤＥＣ２２の中間ディジタルインターフェイス（ＩＤＩ
）１６０部分は、バス１４０に接続される。ＩＤ１１６
０は、Ｂ−チャネルデータおよびＤ−チャネルデータが
ＤＥＣ２２のＩＤＩＮおよびＩ　ＤＯＵＴ端子でそれぞ
れ受取られかつ伝送されるのを可能にする。ＩＤＩフレ
ーム同期信号（ＩＦＳ）は、ＩＤＩフレーム同期端子（
ＩＦＳＴ）で通信される。

ＤＥＣ２２のデータ径路指定マルチプレクサ（ＭＵＸ）
１７０部分は、マイクロプロセッサ１６を介して外部的
にプログラム可能であり、かつ応答してＢ１−チャネル
およびＢ２−チャネルならびにう−チャネル上の多重ピ
ットストリームを制御し、そ斡６Ｅ　Ｃ２２から外部周
辺装置に受取られかつ伝送される。ＭＵＸ１７０はソー
スおよび行先を何するバス１４０および１４２を介する
種々の異なる信号径路を設けるようにプログラミングさ
れ得て、それはデュアル２６閘ノ１イウエイ、ＭＰｌｌ
ｏｏ、ＬＩＵＩＩＯ１ＤＬＣ１５０、ＩＤ１１６０およ
びＴＳＡ１８０を含む。第６図のＭＵＸ１７０はＢ−Ｍ
ＵＸ部分１７２を含み、それはＭＰｌｌｏｏ、ＬＩＵＩ
ＩＯ１ＩＤ１１６０およびＴＳＡ１８０間に６４ｋｂｓ
　　ＢｌおよびＢ２ならびにＳ／ＦＡチャネルを選択的
に径路づけ、内部論理チャネルはそこではＢａ、Ｂｂお
よびＳ／ＦＡ　（ＭＰ　Ｉに対して）、Ｂ１、Ｂ２およ
び５／ＦＡ　（Ｌ　Ｉ　ＵおよびＩＤＩに対して）、な
らびにＢ１およびＢ２　（ＴＳＡに対して）で示される
。ＭＵＸ１７０はまた、ＭＰＩｌｏｏ、ＬＩＵｌｌｏ、
ＴＳＡ１８０、ＩＤ１１６０およびＤＬＣ１５０間にＤ
−チャネルを選択的に径路づけるＤ−ＭＵＸ部分１７４
を含む。

データ径路指定マルチプレクサは、「プログラム可能デ
ータ径路指定マルチプレクサ（Ｐｒｏｇｒａｍｍａｂｌ
ｅ　　Ｄａｔａ−ＲｏｕｔｉｎｇＭｕｌｔ　１ｐｌｅｘ
ｅｒ）ｊと題され、かつこの出願の同一譲受人に：ｊ＆
渡されたアラン・ティ・クラーク（Ａｌａｎ　　Ｔ、Ｃ
，１ａｒｋ）およびアーサーａエフΦレインジ（Ａｒｔ
ｈｕｒ　　Ｆ、Ｌａｎｇｅ）のための１９８５年７月２
６日出願の関連の同時係属中の米国特許出願連続番号筒
７５９゜６２４号の主題である。マルチプレクサとマル
チプレクサ制御レジスタとマルチプレクサ内の関連のエ
レメントとの詳細な説明は、その関連の同時係属中の米
国特許出願に含まれかつここで引用により援用され、か
つＭＵＸ１７０もまたＤ−チャネルをＤＬＣ１５０から
ＴＳＡ１８０、ＩＤ１１６０、またはＬＩＵＩＩＯに径
路づけかつ逆もまた同様であり、かつまた３個のエレメ
ント、ＤＬＣ１５０をバイパスするＴＳＡ、ＩＤＩおよ
びＬＩＵのうちの２個の間のＤ−チャネルデータの直接
転送を許可することを除いてはＤＥＣ２２のＭＵＸ１７
０にあてはまる。

この発明のタイムスロント割当器（ＴＳＡ）１８０はバ
ス１４０に接続され、ＴＳＡ１８０に接続されたデュア
ルＰＣＭハイウェイＡおよびＢ１２上に伝送されかつ受
取られるＢ１および／またはＢ２音声／データチャネル
情報ならびにＤ−チャネル情報に対してタイムスロット
割当を与える。

ＭＰＩｌｏｏからの信号もまた、ＴＳＡ１８０を介して
ＰＣＭハイウェイ１２上に送信され得る。

伝送および受取りタイムスロット割当は、ＭＰｌｌｏｏ
を介してユーザプログラム可能である。第６図のすべて
のＤＥＣ２２のエレメントは、ＰＣＭハイウェイ１２か
ら得られるクロック（ＰＣＬＫ）に同期され、かつ５ｔ
Ｈｚフレ一ム同期（ＰＦＳ）はＰＣＭフレームの開始を
同定する。ＴＳＡ１８０は、以下で詳細に述べられる。

Ｄ、　　ＤＳＣプログラム可能内部バス構造ＭＵＸ１７
０は３個のマルチプレクサ制御レジスタ（ＭＣＲＩ、Ｍ
ＣＲ２、およびＭＣＲ３）を含み、それはＭＰＩｌｏｏ
を介して、第６図でバス１４０および１４２で機能的に
示される加入者選択双方向データ径路に沿った直接デー
タフローにプログラミングされ得る。

Ｄ、Ｌ　　論理バス構造 ＭＵＸ１７０のＢ−ＭＵＸ部分１７２は、ＭＣＲ１、Ｍ
ＣＲ２、およびＭＣＲ３の内容により制御されるように
、第７図で示される１１個のＭＵＸ論理ボートＢｌ　　
（ＬＩＵ）、Ｂ２　（ＬＩＵ）、Ｓ／Ｆａ　（ＬＩＵ）
　、Ｂａ　（ＭＰＩ）　、Ｂｂ　（〜ＩＰり　、Ｓ／Ｆ
ａ　（ＭＰＩ）　、Ｂｌ　（ＴＳＡ）Ｂ２　（ＴＳＡ）
　、Ｂｌ　（ＩＤＩ）Ｂ２　（ＩＤＩ）、およびＳ／Ｆ
Ａ　（Ｉ　Ｄ　Ｉ）間にその双方向径路を設は得る。Ｍ
ＵＸ　１７０のＤ−ＭＵＸ部分１７４は４個のＭＵＸ論
理ポートＤ　（ＩＤＩ）　、Ｄ　（ＬＩＵ）　、Ｄ　（
ＤＬＣ）間にかつＭＣＲＩ、ＭＣＲ２およびＭＣＲ３に
ついてその双方向径路を設は得る。

これらのＭＣＲは、対応するＭＣＲに適当なチャネルコ
ードを書込むことより、８個の論理Ｂ−チャネルボート
のうちの任意の２個を共に接続するように外部的にプロ
グラミングされる。ＭＣＲ１、ＭＣＲ２、およびＭＣＲ
３の各々は１対（４ビツト）のチャネルコードを受取り
、それは以下の第■表に従って論理チャネル相互接続を
特定する。たとえば、チャネルコード０００１および０
１００のＭ　ＣＲ１への割当はＢｌ（ＬＩＵ）およびＢ
ｂ（ＭＰＩ）の双方向チャネル接続を設ける。

ループバック接続は、同じ対のチャネルコードを特定の
ＭＣＲに割当てることにより設けられ得る。

第■表 ＭＣＩ？１、ＮＣＲ２、およびＭＣＩ？３チャネルコー
ドコード　　　　　　　　　チャネル ｏｏｏｏ　　　　　　　　　接続なし ０００１　　　　　　　　　Ｂｌ　（ＬＩＵ）００１０
　　　　　　　　　Ｂ２　（ＬＩＵ）００１１　　　　
　　　　　Ｂａ（ＭＰＩ）０１００　　　　　　　　　
Ｂｂ　（ＭＰＩ）０１０１　　　　　　　　　Ｂｌ　（
ＴＳＡ）０１１０　　　　　　　　　Ｂ２　（ＴＳＡ）
ｒ〕ｔ１１　　　　　　　　　Ｂｌ（ＩＤＥ）１０００
　　　　　　　　　Ｂ２（ＩＤＩ）上記に関連の同時係
属中の米国特許出願は、ＭＣＲＩ−４レジスタ、ならび
にＭＵＸ１７０内で加入者選択データ径路に影響を与え
るための態様および装置の詳細な説明を含み、かつその
説明はここで引用により援用される。

Ｄ、２　　内部物理的バス構造 第６図においてバス１４０および１４２で機能的に示さ
れるＤＥＣ２２の内部のバス構造は、第８図で例示され
る。第８図で２００．２０２．２０４および２０６でそ
れぞれ示された、上記のセクションＤ、　　１に関連の
Ｂ−チャネル双方向データ径路Ｂ１およびＢ２　（ＬＩ
Ｕ）　、ＢｌおよびＢ２　（ＩＤＩ）　、ＢｌおよびＢ
２　（ＴＳＡ）　、ならびにＢａ、ＢｂおよびＳ／ＦＡ
　（〜４Ｐ　１）がそこに示される。さらに、ＭｐＨ０
０のポートＤＡＯ−７ＳＤＢＯ−７およびＰｖＩ　Ｐ　
Ｉ　Ｓ　Ｔ　ＲＴｏ−ｓをＬＩＵｌｌｏ、ＤＬＣ１５０
、ＩＤＩ　１６０．ＭＵＸ１７０およびＴＳＡ１８０の
ポートＤへ。−７、ＤＢＯ−７およびＭＰＩＳＴＲＴ。

−６とそれぞれ相互接続する３個の制御バス２０８．２
１０および２１２が第８図に示される。

ＭＣＲＩ、ＭＣＲ２、およびＭＣＲ３レジスタの内容は
、第■表に従って上のセクションＤ、　　１で述べられ
たデータバス２００．２０２．２０４および２０６上で
実現された特定の相互接続を決定する。加入者がＭＣＲ
Ｉ、ＭＣＲ２、およびＭＣＲ３レジスタならびにＤＳＣ
３４内の他のユーザアクセス可能レジスタをプログラミ
ングする態様は、以下のセクションＥで述べられる。

第８図で示されるように、ＤＥＣ２２の部分、ＬＩＵＩ
ＩＯ１ＩＤ１１６０およびＤＬＣ１５０はデータバス２
１４．２１６および２１８を介してそれぞれＭＵＸ１７
０に接続される。これらのバスは、ＩＤ１１６０および
ＬＩＵＩＩＯからＤＬＣ１５０に、かつＤＬＣ１５０か
らＤ−チャネル情報を伝える。バス２２０はＤＬＣ１５
０およびＭＰＩｌｏｏを接続し、かつこれらの２個のエ
レメント間にＤ−チャネル情報を直接に伝える。

Ｅ、　　マイクロプロセッサインターフェイスＤＥＣ２
２は、マイクロプロセッサインターフェイス（ＭＰＩ）
１００を介してアクセスされ得る多くのプログラム可能
レジスタを含む。第９図はＭＰｌｌｏｏの内部構造を例
示し、それは入力／出力（Ｉｌｏ）バッファ３００、指
令レジスタ（ｃＲ）３０２、インターラブドレジスタ（
ＩＲ）３０４、ＬＩＵおよびＩＤＩステータスレジスタ
（ＬＳＲおよびｌ５Ｒ）３０６、データレジスタ（ＤＲ
）３０８、およびＤ−チャネル伝送／受取り先入れ先出
しスタック３１２を含む。ＣＲ３０２、ｌＲ３０４、お
よびＤＲ３０８は、ＤＥＣ２２のＤｏ−、端子およびＩ
１０バッファ３００を介してユーザアクセス可能である
。

ＡＯ−２アドレス端子における信号（Ｈ−ＨＩ　ＧＨの
信号レベル、Ｌ−ＬＯＷの信号レベル、Ｘ−ＨＩＧＨま
たはＬＯＷのいずれかの信号レベル）ならびにＤＳＣ３
４のチップ選択（〜Ｃ８）、読出（〜ＲＤ）可能化およ
び書込（〜ＷＲ）可能化端子における信号が、どのレジ
スタが以下の第７表に従ってタイミングおよびバス制御
回路３１０の制御のもとでアクセスされるべきかを決定
する。

（ここで用いられるように、記号「〜」が前に付いた信
号は活性状態のＬＯＷである。）第９図で示された論理
バス１４０（第６図）は、第８図で示されたＤＳＣ３４
のほかのエレメントとＭＰｌｌｏｏを相互接続する、第
８図で示された物理バス２０４．２０８および２１２に
対応する。タイミングおよびバス制御回路３１０は、当
業者により認められるように以下の第■表に従ってこれ
らの物理バスを割当てる。

第７表は、ＤＳＣ３４のＭＰＩセクションにある多くの
いわゆる「直接」レジスタに関連する。

ラインフないし１２上に関連の伝送（Ｔ　ｘ　Ｄ）およ
び受取り（Ｒｘ　Ｄ）バッファは、ＭＰＩ１００内で、
伝送／受取りバッファ３１２として一般に第９図に示さ
れる多くのバッファのうちの１個を表わす。

ＤＳＲ３０６、ＤＥＲ３０８およびｌＲ３０４は各々、
ＮＩＰｌｌｏｏを介して加入者アクセス可能な８ビツト
レジスタである。これらのレジスタはＤＬＣ１５０に関
連し、かつその内容はＤＬＣ１５０により書込まれかつ
ＭＰＩｌｏｏを介してＭＰＣ３８により受取られ得る。

第■表はまた、ＤＳＣ３４のＭＰＩｌｏｏのセクション
にはない多くのいわゆる「間接」レジスタにも関連する
。そのライン３および４上に関連の「データレジスタ」
は、ＤＳＣ３４の他のセクション内の多くのプログラム
可能レジスタのうちの任意のものを表わす。

（以千余目つ ト　　ト　　ト　　ト ｒ′Ｖ＋’＝ｒ’ＳＩ’Ｘ ＞＞＞＞４（ト ＣＲ３０２は、第１０図で示されるように８ビツトレジ
スタからなる。ＣＲ３０２は、行先コードフィールド（
ＤＣＦ）を含む３ビツト（Ｙ２、Ｙｌ、ＹＯ）フィール
ドと、動作コードフィールド（ＯＣＦ）を含む５ビツト
（Ｚ４、Ｚ３、Ｚ２、Ｚｌ、２０）フィールドとに細分
される。ＤＣＦの“Ｙ”ビットは、ＤＥＣ２２のどのセ
クションが、ＭＰＩｌｏｏを介してユーザによりアクセ
スされるべきであるかを以下の第■表に従って規定する
。ＯＣＦの″Ｚ″ビットは、ＤＥＣ２２のＬＩＵＩＩＯ
１ＭＵＸ１７０およびＴＳＡ１８０セクション内のどの
データレジスタか、指令レジスタの８ビツトの内容のＤ
↓ＣＦにより特定されるかを以下の第■表に従って規定
する。（ＤＥＣ２２の残余のセクション内のレジスタは
第■表で示されるものと類似の態様でアクセスされるが
、ここでは述べられない）。

第■表 指令レジスタの行先コードフィールド ＣＦ Ｙ２　　ＹＩ　　ＹＯＤＥＣセクション０　　０　　１
　　　　　　１ＮＩＴ／ＩＲ０１０ＬＩＵＩＩＯ ｏ　　　１　　１　　　　　　１Ｄ１１６０１　　０　
　０　　　　　　　ＴＳＡ１８０１　　０　　１　　　
　　　　ＤＬＣ１５０１１０ＭＵＸ１７０ （以下弁、ｌ：］） へへへへ　　　　　　　　　　へ へ　　　へ　　　　　　　　　　　区区区区へへ　　　
　　ＫｏｏＣＣ）ＯＯＣＯＯＣＯＯＯＯＣＯＯＯ−一一
トトドトド００℃鰺にη美Ｘ美工美Ｌ）　　　　　ｒ＋
＋−１＋Ｆ−１ｚ−（Ｍ−ｘｍ−−ｘ？＋−ｚｗ国　　
　　　← ＬＩＵステータスレジスタ（ＬＳＲ）、ＬＩＵＤ−チャ
ネル優先レジスタ（ＬＰＲ）および２個のＬＩＵモード
レジスタ（ＬＭＲＩおよびＬＭＲ２）は、ＤＥＣ２２の
ＬＩＵＩＩＯセクション内のプログラム可能レジスタで
ある。ＭＣＲＩ−４レジスタは、ＭＵＸ　１７０の論理
Ｂチャネルおよびインターラブドコードに関連してセク
ションＤ、　　１において上で述べられた。Ｂ１チャネ
ル伝送および受取り（ＴＳＢＩＸ、ＴＳＢＩＲ）のため
のタイムスロットレジスタ、Ｂ２チャネル伝送および受
取り（ＴＳＢ２ＸＳＴＳＢ２Ｒ）のためのタイムスロッ
トレジスタ、Ｄチャネル伝送および受取り（ＴＳＩ）Ｘ
、ＴＳＤＲ）のためのタイムスロットレジスタ、クロッ
クスロットレジスタ（ｃＳＲ）およびＤ−チャネルビッ
トオフセット（Ｄ　Ｂ　Ｏ）レジスタ、ならびに伝送／
受取り可能化レジスタ（Ｔ　Ｅ　Ｒ）はＤＥＣ２２のＴ
ＳＡ１８０セクション内のプログラム可能レジスタであ
り、かつセクションＦにおいてＴＳＡ１８０に関連して
述べられる。

間接レジスタの任意のもの、すなわち直接レジスタアク
セスの第７表で示されるＭＰＩ１００内にないものから
読出すかまたはそれに書込むために、指令ワードがＣＲ
３０２にまず書込まれる。

第■表および第■表に従って、指令ワードのＤＣＦおよ
びＯＣＦフィールドの内容に依存して、１個または２個
以上のデータバイトが、選択されたレジスタに転送され
る。

Ｆ、　　タイムスロット割当器 ＤＥＣ２２は、この発明の第１０図で示されるフェイス
（ＴＳＡＥＸＴ）部分４００はＰＦＳ。

ＰＣＬＫを、ＰＣＭフレーム同期およびクロック信号な
らびにデュアルＰＣＭハイウェイ１２のＡ−チャネルお
よびＢ−チャネルから受取られたＤＲＡおよびＤＲＢデ
ータ信号を受取る。これらの信号は、第１０図で示され
たＴＳＡ１８０の他のエレメントに分散される。以下で
述べられるように、ＴＳＡＥＸＴ４００は、デュアルＰ
ＣＭハイウェイ１２のＡ−チャネルおよびＢ−チャネル
上にＤＸＡおよびＤＸＢデータ信号を、かつデュアルＰ
ＣＭハイウェイ１２のＡ−チャネルおよびＢ−チャネル
に対してタイムスロット制御（ＴＳＣＡおよびＴＳＣＢ
）信号を発生する。

タイムスロットアドレスデコーダ（ＴＳＡＤＤＲ）４０
２は、バス２１２（第８図）を介してＭＰＩｌｏｏから
１組のレジスタアドレス信号（ＭＰＩＳＴＲＴ）を受取
る。これらの信号は、ＭＰＩＲＥＡＤおよびＭＰＩＷＲ
ＩＴＥならびに位相−２クロツク（ＰＨ２）信号ととも
に、第■表に関連して上で述べられた、ＴＳＡ１８０内
で種々のレジスタをアドレスする信号を発生する働きを
する。このアドレスデコーディング機能は当業者に周知
であり、かつさらに詳細には述べられない。

これらのアドレス可能レジスタは、ＴＳＡ１８０のＴ　
Ｓ　Ａ　１，１１御（ＴＳＡＣＯＮ）部分４０４内にあ
る。ＴＳＡＣＯＮ４０４もまたＴＳＡＥＸＴ４００から
ＰＦＳおよびＰＣＬＫ信号を受取り、うＡつそこから、
Ｂ１−チャネル、Ｂ２−チャネル、およびＤ−チャネル
の「タイムスロット」および「クロックスロット」の値
に対して１，０２４までカウント信号を発生する。「タ
イムスロット」は、１個のＢ−チャネル、１個の拡張Ｄ
−チャネルまたは４個の標準Ｄ−チャネル上の伝送また
は受取りにおいて用いられる７個のビットのグループで
ある。「クロックスロット」は、Ｂ−チャネルまたはＤ
−チャネルデータか特定のタイムスロット内のどこで始
まるかを示す３個のビットのグループであり、かつ以下
で「オフセット」と呼ばれる。したがって、０ないし７
個のビットの「クロックスロット」オフセットは特定さ
れてもよく、かつ受取る間すべてのチャネルにあてはま
るか、または伝送する間すべてのチャネルにあてはまり
、受取りおよび伝送り向は別々のクロックスロットを有
する。したがって、ＴＳＡ１８０はＰ　ＣＭフレーム同
期（ＰＦＳ）信号を受取った後生じる１２８　（−２’
　）個の「タイムスロット」をアクセスしｊ７る。８　
（−２’　）（Ｗの「クロックスロット」に関連して、
聡計１，０２４　（２’　Ｘ２３−２１０）個が、ＰＣ
Ｍハイウェイ１２上に受取られるかまたは伝送されるあ
らゆるフレーム間で独特にアドレス可能である。

したがって、ＴＳＡＣＯＮ４０４内の１０ビツトレジス
タは１，０２４カウントを与える。ＴＳＡＣＯＮ４０４
は１組のカウント信号を発生し、それはＴＳＡ１８０の
タイムスロット割当器マルチプレクサ（ＴＳＡ−ＭＵＸ
）インターフェイス部分４０６により受取られる。これ
らの種々の信号は上の第■表に関連して述べられるＴ　
Ｓ　Ｂ　Ｉ　Ｘ。

ＴＳＢＩＲＳＴＳＢ２Ｘ、ＴＳＢ２Ｒ，ＴＳＤＸ。

ＴＳＤＲおよびＣ３Ｒユーザプログラム可能レジスタの
内容により決定されるので、ユーザはＰＣＭインターフ
ェイスで１２８個までの可能なタイムスロットを特定し
得る。ＰＣＭハイウェイ１２は８．１９２ｒｎｂｐｓま
での速度で動作するので、これは阻止することなく６４
ｋｂｐｓで１２８個までの可能なタイムスロットをユー
ザに許可する。

各ＰＣＭフレームの間、２個の６４ｋｂｐｓＢ−チャネ
ル（８ビツトのタイムスロット）および１個の１６ｋｂ
ｐｓまたは１個の６４ｋｂｐｓＤ−チャネル（２ビツト
または８ビツトのタイムスロット）が、ＰＣＭハイウェ
イ１２上に伝送されるかまたは受取られ得る。

ＴＳＡ１８０のＴＳＡ−ＭＵＸインターフェイス４０６
部分はまた、ＴＳＡＥＸＴ４００からＤＲＡ、、ＤＲＢ
ＳＰＣＬＫおよびＰＦＳ信号を、かつバス２０４（第８
図）を介してＭＵＸ１７０からＢ１−チャネルおよびＢ
２−チャネル上に時分割多重信号を、かつバス２１６（
第８図）を介してＤＬＣ１５０からＤ−チャネルデータ
を受取る。

ＴＳＡ−ＭＵＸインターフェイス４０６もまた、今から
述べられるように、Ｂ１−チャネル、Ｂ２−チャネルお
よびＤ−チャネルデータを処理するためにＴＳＡ−ＭＵ
Ｘ４０６により用いられるＭＵＸ１７０から、１組のセ
ンス信号ＭＸ２ＳＥＴＢ１、ＭＸ２ＳＥＴＢ２、および
ＭＸ２ＳＥＴＤ。

ならびにデータ可能化信号ＭＸ２ＤＥＴＢ１、ＭＸ２Ｄ
ＥＴＢ２、およびＭＸ２ＤＥＴＤをそれぞれ受取る。

第１１Ａ図および第１１Ｂ図を参照すると、この発明の
ＴＳＡ−ＭＵＸインターフェイス４０６は、包括的に４
１０．４１２および４１４で示された３個の主セクショ
ンをそこに含む相互接続マトリックス部分４０８を含む
。４１０で示された相互接続マトリックスの部分はバス
２０４（第８図）を介するＭＵＸ１７０へのＤ−チャネ
ル相互接続を含み、４１２で示されたものはＢ２−チャ
ネル相互接続を含み、かつ４１４で示されたものは８１
−チャネル相互接続を含む。

第１１Ａ図および第１１Ｂ図で示されるように、Ｄ−チ
ャネル相互接続部分４１０は直列−並列レジスタ４１６
．１組（４個）の８ビツトレジスタ４１８．４２０．４
２２および４２４、並列−直列レジスタ４２６を含む。

レジスタ４２０の８個の読出端子（出力）は、集合的に
４２８で示された８個の信号ラインによりレジスタ４２
２の８個の書込端子（人力）に並列に接続される。８個
の信号ライン４２８は、バス２０４の８個の双方向信号
ラインに並列の態様で接続する。レジスタ４１８．４２
２．４２４および４２６の８個の書込端子（入力）は、
それぞれ集合的に４３０．４３２．４３４および４３６
で示された８個の信号ラインを介してレジスタ４１６．
４１８．４２２および４２４の８個の読出端子（出力）
にそれぞれ並列に接続される。レジスタ４１６．４１８
および４２０ならびにレジスタ４２２．４２４および４
２６は３段階の直列イン並列アウトソースバッファ、並
列イン直列アウト行先バッファをそれぞれ形成する。

直列−並列レジスタ４１６は、ＰＣＭハイウェイ１２の
Ａ−チャネルまたはＢ−チャネルのいずれかから入る直
列データを入力端子（Ｄ　Ｉ　Ｎ）で受取る。選択回路
（図示せず）は、ユーザがＭＰｌｌｏｏおよびＴＳＡＣ
ＯＮ４０４を介してＤ−チャネル相互接続部分４１０に
対してデータ源を選択するのを可能にする。レジスタ４
１６の第１のクロック入力端子ＣＬＫでは、ＴＳＡ−Ｍ
ｔＪＸ４０６のタイミング部分により発生されるタイム
スロット制御受取りＤ−チャネルＴＳＣＲＤ信号がＡＮ
Ｄゲート４３８を介して与えられ、それはレジスタ４１
６のＤＩＮ入力端子に与えられる直列１−号の書込のた
めに同期を与えるようにＰＣＭ同期クロりク信号ＰＣＬ
Ｋを受取る。レジスタ４１６の第２のクロック入力端子
（ｃＬＫＦ）では、ＴＳＡＥＸＴ４００により発生され
る同期クロック信号ＰＣＬＫＦが与えられる。

Ｔ　Ｓ　Ａ　−Ｍ　Ｕ　Ｘ　４０６のタイミング部分に
より発生されるタイムシフト擬似フレーム同期ＴＳＰＦ
Ｓ信号は、レジスタ４１８の可能化出力（ＥＮＯＵＴ）
＠子およびレジスタ４２０の可能化入力（ＥＮＩＮ）端
子で受取られる。ＴＳＡ−ＭＵＸ４０６のタイミング部
分により発生されるＴＳＲＤＬＤ信号は、レジスタ４１
６のＥＮＩＮ端子で受取られる。ＭＵＸ１７０により発
生されるＭＸ２ＳＥＴＤ信号は、レジスタ４２０のＥＮ
ＯＵＴ端子で受取られる。

ＭＵＸ１７０により発生されるＭＸ２ＤＥＴＤ信号は、
レジスタ４２２のＥＮＩＮ端子に与えられ、ＴＳＰＦＳ
信号はレジスタ４２２および４２４のＥＮＯＵＴおよび
ＥＮＩＮ端子にそれぞれ与えられ、かつＴＳＡ−ＭＵＸ
４０６のタイミング部分により発生されるＴＳＸＤＬＤ
信号はレジスタ４２４および４２６のＥＮＯＵＴおよび
ＥＮＩＮ端子にそれぞれ与えられる。同期信号の制御の
もとで信号ライン４４０上でデュアルＰＣＭハイウェイ
１２に導伝される信号が、レジスタ４２６の直列データ
アウト（Ｄ　ＯＵ　Ｔ）端子で発生される。ＰＣＬＫＦ
はレジスタ４２６のＣＬＫＦ端子に与えられ、かつレジ
スタ４２６のＣＬＫ端子に信号が与えられ、この信号は
ＴＳＡ−ＭＵＸ４０６のタイミング部分により発生され
るＴＳＣＸＤＳＣＸ上びＰＣＬＫ信号を受取るＡＮＤゲ
ート４４２により発生される。

第１２図のタイミング図に関連して以下で述べられるよ
うに、Ｄ−チャネル相互接続マトリックス４１０は「ス
リップ」がないかまたはデータを損失する単一同期デー
タストリームをそこから信号ライン４４０上に発生する
ように、“Ｓ”インターフェイス３２およびＤＥＣ２２
のデュアルＰＣＭハイウェイ１２で非同期データ源のタ
イミングを統合する。

第１１Ａ図および第１１Ｂ図で示されるように、Ｂ２−
チャネル相互接続部分４１２は直列−並列レジスタ４４
６．１組（４個）の８ビツトレジスタ４４８．４５０．
４５２および４５４、並列−直列レジスタ４５６を含む
。レジスタ４５０の８個の読出端子（出力）は、集合的
に４５８で示された８個の信号ラインによりレジスタ４
５２の８個の書込端子（入力）に並列に接続される。８
個の信号ライン４５８は、バス２０４の８個の双方向信
号ラインに並列の態様で接続する。レジスタ４４８．４
５２．４５４および４５６の８個の書込端子（入力）は
、集合的に４６０．４６２．４６４および４６６でそれ
ぞれ示された８個の信号ラインを介してレジスタ４４６
．４４８．４５２および４５４の８個の読出端子（出力
）にそれぞれ並列に接続される。レジスタ４４６．４４
８および４５０、ならびにレジスタ４５２．４５４およ
び４５６は３段階の直列イン並列アウトソースバッファ
、並列イン直列アウト行先バッファをそれぞれ形成する
。

直列−並列レジスタ４４６は、入力端子（ＤＩＮ）で、
ＰＣＭハイウェイのＡ−チャネルまたはＢ−チャネルの
いずれかから入る直列データを受取る。選択回路（図示
せず）は、ユーザがＭＰｌｌｏｏおよびＴＳＡＣＯＮ４
０４を介してＢ２−チャネル相互接続部分４１２に対す
るデータ源を選択するのを可能にする。レジスタ４４６
の第１のクロック入力端子ＣＬＫでは、ＴＳＡ−ＭＵＸ
４０６のタイミング部分により発生される（タイムスロ
ット制御読出Ｄ−チャネル）ＴＳＣＲＢ２信号がＡＮＤ
ゲート４６８を介して与えられ、それはレジスタ４４６
のＤＩＮ入力端子に与えられる直列信号の書込のために
同期を与えるように、ＰＣＭ同期クロりク信号Ｐ　ＣＬ
　Ｋを受取る。レジスタ４４６の第２のクロック入力端
子（ｃＬ　Ｋ　Ｆ　）では、ＴＳＡＥＸＴ４００により
発生される同期クロック信号ＰＣＬＫＦが与えられる。

ＴＳＡ−ＭＵＸ４０６のタイミング部分により発生され
る（タイムスロット擬似フレーム同期）ＴＳＰＦＳ信号
は、レジスタ４４８の可能化出力（ＥＮＯＵＴ）端子お
よびレジスタ４５０の可能化入力（ＥＮＩＮ）端子で受
取られる。ＴＳＡ−ＭＵＸ４０６のタイミング部分によ
り発生されるＴＢＲＢ２ＬＤ信号は、レジスタ４４６の
ＥＮＩＮ端子で受取られる。ＭＵＸ　１７０により発生
されるＭＸ２ＳＥＴＢ２信号は、レジスタ４５０のＥＮ
ＯＵＴ端子で受取られる。

ＭＵＸ１７０により発生されるＭＸ２ＤＥＴＢ２信号は
レジスタ４５２のＥＮＩＮ端子に与えられ、ＴＳＰＦＳ
信号はレジスタ４５２および４５４のＥＮＯＵＴおよび
ＥＮＩＮ端子にそれぞれ与えられ、かつＴＳＡ−ＭＵＸ
４０６のタイミング部分により発生されるＴＳＸＢ２Ｌ
Ｄ信号がレジスタ４５４および４５６のＥＮＯＵＴおよ
びＥＮＩＮ端子にそれぞれ与えられる。レジスタ４５６
の直列データアウト（Ｄ　ＯＵ　Ｔ）端子で信号が発生
され、それは同期信号の制御のもとて信号ライン４７０
上でデュアルＰＣＭハイウェイ１２に導伝される。レジ
スタ４５６のＣＬＫＦ端％”Ｐ　ＣＬＫＦが与えられ、
かつレジスタ４５６のＣＬＫ端子に信号が与えられ、こ
の信号はＴＳＡ−ＭＵＸ４０６のタイミング部分により
発生されるＴＳＣｘｓ２ｉ号およびＰＣＬＫ信号を受取
るＡＮＤゲート４７２により発生される。

第１２図のタイミング図に関連して以下で述べられるよ
うに、Ｂ２−チャネル相互接続マトリックス４１２は、
「スリップ」がないかまたはデータを損失して単一同期
データストリームをそこから信号ライン４７０上に発生
するように、“Ｓ“インターフェイス３２およびＤＥＣ
２２のデュアルＰＣＭハイウェイ１２て非同期データ源
のタイミングを統合する。

第１１Ａ図および第１１Ｂ図で示されるように、Ｂ１−
チャネル相互接続部分４１４は直列−並列レジスタ４７
６．１組（４個）の８ビツトレジスタ４７８．４８０．
４８２、および４８４、並列−直列レジスタ４８６を含
む。レジスタ４８０の８個の読出端子（出力）は、集合
的に４８８て示された８個の信号ラインによりレジスタ
４８２の８個の書込端子（入力）に並列に接続される。

８個の信号ライン４８８は、バス２０４の８個の双方向
信号ラインに並列な態様で接続する。レジスタ４７８．
４８２．４８４および４８６の８個の書込端Ｔ−（入力
）は、集合的に４９０，４９２．４９４および４９６で
それぞれ示される８個の信号ラインを介して、レジスタ
４７６．４７８．４８２および４８４の８個の読出端子
（出力）にそれぞれ並列に接続される。レジスタ４７６
．４７８および４８０ならびにレジスタ４８２．４８４
および４８６は、３段階の直列イン並列アウトソースバ
ッファ、並列イン直列アウト行先バッファをそれぞれ形
成する。

直列−並列レジスタ４７６は、入力端子（ＤＩＮ）でＰ
ＣＭハイウェイ１２のＡ−チャネルまたはＢ−チャネル
のいずれかから入る直列データを受取る。選択回路（図
示せず）は、ユーザがＭＰｌｌｏｏおよびＴＳＡＣＯＮ
４０４を介してＢ１−チャネル相互接続部分４１４に対
するデータ源を選択するのを可能にする。レジスタ４７
６の第１のクロック入力端子ＣＬＫでは、Ｔ　Ｓ　Ａ　
−Ｍ　ＵＸ４０６のタイミング部分により発生される（
タイムスロット制御読出Ｄ−チャネル）ＴＳＣＲＢ１信
号がＡＮＤゲート４９８を介して与えられ、それはレジ
スタ４７６のＤＩＮ入力端子に与えられる直列信号の書
込のために同期を与えるようにＰＣＭ同期クロりク信号
ＰＣＬＫを受取る。レジスタ４１６の第２のクロック入
力端子（ｃＬＫＦ）では、ＴＳＡＥＸＴ４００により発
生される同期クロッフィシ号ＰＣＬＫＦか与えられる。

ＴＳＡ−ＭＵＸ４０６のタイミング部分により発生され
る（タイムスロット擬似フレーム同期）ＴＳＰＦＳ信号
は、レジスタ４７８の可能化出力（ＥＮＯＵＴ）端子お
よびレジスタ４８０の可能化入力（ＥＮＩＮ）端子で受
取られる。ＴＳＡ−ＭＵＸ４０６のタイミング部分によ
り発生されるＴＢＲＢＩ　ＬＤ倍信号、レジスタ４７６
のＥＮＩＮ端子で受取られる。ＭＵＸ１７０により発生
されるＭＸ２ＳＥＴＢ１信号は、レジスタ４ｇ０のＥＮ
ＯＵＴ端子で受取られる。

ＭＵＸ１７０により発生されるＭＸ　２　Ｄ　Ｅ　Ｔ　
Ｂ１信号は、レジスタ４８２のＥＮＩＮ端子に与えられ
、ＴＳＰＦＳ信号はレジスタ４８２および４８４のＥＮ
ＯＵＴおよびＥＮＩＮ端子にそれぞれ与えられ、かつＴ
ＳＡ−ＭＵＸ４０６のタイミング部分により発生される
ＴＳＸＢＩＬＤ信号がレジスタ４８４および４８６のＥ
ＮＯＵＴおよびＥＮＩＮ端了に端子ぞれ与えられる。レ
ジスタ４８６の直列データアウト（ＤＯＵＴ）端子で信
号が発生され、それは同期信号の制御のもとで信号ライ
ン５００上でデュアルＰＣＭハイウェイ１２に導伝され
る。レジスタ４８６のＣＬＫＦ端子にＰＣＬＫＦが与え
られ、かつレジスタ４８６のＣＬＫ端子に信号が与えら
れ、この信号はＴＳＡ−ＭＵＸ４０６のタイミング部分
により発生されるＴＳＣＸＢＩ信号およびＰＣＬＫ信号
を受取るＡＮＤゲート５０２により発生される。

第１２図のタイミング図に関連して以下で述べられるよ
うに、Ｂ１−チャネル相互接続マトリックス４１４は、
「スリップ」がないかまたはデータを損失して単一同期
データストリームをそこから信号ライン５００上に発生
するように、“Ｓ″インターフエイス３２よびＤＥＣ２
２のデュアルＰＣＭハイウェイ１２で非同期データ源の
タイミングを統合する。

最終的に、伝送マルチプレクサ（Ｘ−ＭＵＸ）５０４が
第１１Ａ図および第１１Ｂ図に示され、それは信号ライ
ン４４０．４７０および５００をそれぞれ介してＤ−チ
ャネル相互接続マトリックス４１０、Ｂ２−チャネル相
互接続マトリックス４１２およびＢ１−チャネル相互接
続マトリックス４１４からＤ−チャネル、Ｂ２−チャネ
ルおよびＢ１−チャネルをそれぞれ受取る。Ｘ　−Ｍ　
Ｕ　Ｘ５０４はまた、ＴＳＡ−ＣＯＮ４０４により発生
されるＴＳＣＤＸＳＴＳＣＸＢ２およびＴＳＣＸＢ１タ
イミング信号ならびに１組の選択信号５ＥＬＤＸＳＳＥ
ＬＢ２Ｘおよび５ＥＬＢＩＸを受取る。この信号は、Ｄ
−チャネル、Ｂ２−チャネルまたはＢ１−チャネルデー
タのユーザ選択をそれぞれ許可する働きをし、それはＴ
ＳＡ−ＭＵＸ４０６のＴＳＡＸＤＡＴＡまたはＴＳＢＸ
ＤＡＴＡ出力端子で発生され、その端子はそれによって
ＴＳＡ１８０のＤＸＡまたはＤＸＢ端子上に発生するた
めにＴＳＡＥＸＴ４００に接続される。

Ｘ−ＭＵＸ５０４の１対の出力端子ＴＳＣＡＮおよびＴ
ＳＣＢＮでは、タイムスロット制御ＡおよびＢ　　ＴＳ
ＣＡおよびＴＳＣＢ信号が発生される。これらの信号は
、それによってＴＳＡ１８０の端子で発生するためにＴ
ＳＡＥＸＴ４００に導伝される。

Ｇ、　　　ＴＳＡ−ＭＵＸタイミング 第１２図は、第１１Ａ図および第１１Ｂ図で例示された
ＴＳＡ−ＭＵＸインターフェイス４０６の相互接続マト
リックス４０８のタイミング図である。８ｋＨｚの周波
数で反復する擬似フレーム同期（Ｐ　Ｆ　Ｓ）信号波形
６００は、ＴＳＡ−ＭＵＸ４０６のタイミング部分によ
りデュアルＰＣＭハイウェイ１２から回復される。ＰＣ
Ｍクロック（ＰＣＬＫ）信号波形６０２は、ユーザによ
り選択される１２８までの「タイムスロット」の数によ
り決定される、６４ｋＨｚと８．１９２ｍＨｚとの間を
走る高速度クロックである。Ｐ　Ｃｈｉミクロツクフォ
ールＰＣＬＫＦ）信号波形６０４は、そこから時間的に
特定的に遅延するＰＣＬＫ信号からＴＳＡＥＸＴ４００
により発生される。擬似フレーム同期正規化（ＰＦＳＮ
）信号波形６０６は、そこから時間的に特定的に遅延す
るＰＦＳ信号からＴＳＡＥＸＴ４００により発生される
。タイムシフトＰＦＳ　（ＴＳＰＦＳ）信号波形６０８
はＴＳＡ−ＭＵＸ４０６のタイミング部分によりＰＦＳ
信号から発生され、かつフレーム同期信号に関して８個
のＰＣＬＫクロック期間だけシフトされ、そのためユー
ザは７個の最大限「クロックスロット」オフセットを特
定するときでさえ全クレームが認識され得る。タイムス
ロット制御受取りＢ１−チャネル（ＴＳＣＲＢＩ）信号
波形６１０はＴＳＡＣＯＮ４０４により発生され、かつ
タイムスロット受取りロード（ＴＳＲＬＯＡＤ）信号波
形６１２もまたＴＳＡＣＯＮ４０４により発生される。

タイムスロット制御伝送り１−チャネル（ＴＳＣＸＢＩ
）信号波形６１４およびタイムスロット伝送ロード（Ｔ
ＳＸＬＯＡＤ）信号６１６波形もまたＴＳＡＣＯＮ４０
４により発生される。

前記のように、ユーザはＰＦＳ波形６００の単一１２５
ｓｅｃ　（８ｉＨｚ）期間内で生じるように波形６０２
内に１，０２４個までのＰＣＬＫパルスを生じ得る。例
示するために、３２個のこのようなＰＣＬＫパルスが第
１２図に示される。ＰＣＬＫＦ波形６０４およびＰＦＳ
Ｎ波形は、ＰＦＳ波形６００およびＰＣＬＫ波形６０２
に関して特定の息だけ遅延されて示される。８個のタイ
ムスロットだけ、すなわちＰＣＬＫ６０２の８個のサイ
クルだけ遅延されたＴＳＰＦＳ波形６０８が第１２図に
示される。

ＴＳＡ−ＭＵＸ相互接続マトリックス４０８の動作を例
示するために、Ｂ１−チャネル相互接続部分４１４が第
１２図のタイミング図に関連して今から述べられるが、
説明はＢ２−チャネル相互接続部分４１２およびＤ−チ
ャネル相互接続部分４１０に等しく与えられる。

ＴＳＣＲＢＩ波形６１０が立ち上がるとき（６１８）、
８個のビットがレジスタ４７６（第１１Ａ図）内に直列
にロードされ、立ち上がり６１８とその立ち下り（６２
０）との間の波形６０２に生じるように示される８個の
ＰＣＬＫパルスによりクロックされる。ＴＳＲＬＯＡＤ
波形６１２が６２０で立ち上がるとき、これらの８個の
ビットはＴＳＲＬＯＡＤが立ち下る（６２２）までＰＣ
ＬＫ６０２の１個の期間の間レジスタ４７８に並列に転
送される。ＴＳＰＦＳ波形６０８の立ち上がり（６２４
）では、レジスタ４７８の内容がレジスタ４８０に並列
に転送される。転送は並列であるので、ＴＳＰＦＳ波形
６０８はＰＣＬＫ６０２の１個の期間の後立ち下る（６
２６）。レジスタ４８０によりＭＵＸ１７０からＭＸ２
ＳＥＴＢ１信号を受取ることにより、それからレジスタ
４８０の内容がバス２０４に沿ってＭＵＸ１７０に並列
に導伝される。

この態様では、ＰＣＭハイウェイ１２に同期されたＢ１
−チャネルデータが、ＴＳＡ１８０により発生されかつ
第８図で示されるＤＥＣ２２のすべての他のエレメント
により受取られるＰＦＳタイミング信号に同期される。

たとえば、ＭＵＸＩ７０は、バス２０４に沿ってデータ
を受取るために帛備されるように、ＰＦＳ信号を受取り
がっＭＸ２ＳＥＴＢ１タイミング信号のその発生を統合
する。レジスタ４７８および４８０にＴＳＰＦＳタイミ
ンクゴ５号を与えることにより、最大７個のオフセット
の場合でさえ、レジスタ４８０の最終的ローディングの
前にデータの全フレームがレジスタ４７６によりＢ１−
チャネルから直列に受取られることが確実になる。

レジスタ４８２によりＭＸ２ＤＥＴＢ１を受取りかつＴ
ＳＰＦＳ波形６０８の後の立ち上がり（６２８）により
、バス２０４を介してＭＵＸＩ７０からレジスタ４８４
に並列に８１−チャネルデータか同＋Ｌこφ三次される
。レジスタ４８４のコーディングは、波形６０８の立ち
下り（６３０）の前に生じる。ＴＳＸＬＯＡＤ波形６１
６が立ち上がるとき（６３２）　、８個のビットがレジ
スタ４８４からレジスタ４８６内にロードされ、波形６
１６の立ち下り（６３４）の前にローディングが生じる
。ＴＳＣＸＢＩ波形６１４が立ち上がり（６３４）　、
かつ波形６１４の立ち上がり６３４と立ち下り（６３６
）との間の波形６０２で生じるように示される８個のＰ
ＣＬＫパルスによりクロックされて、８個のビットがレ
ジスタ４８６から直列に転送される。

この態様では、ＰＦＳタイミング信号に同期されたＢ１
−チャネルデータは伝送のためＰＣＭハイウェイ１２に
同期される。Ｘ−ＭＵＸ５０４（第１１Ｂ図）はＴＳＡ
ＣＯＮ４０４により発生されたタイミング信号ＴＳＣＤ
Ｘ、ＴＳＣＸＢ２、ＴＳＣＸＢＩを受取り、そのため第
２図で例示されたフレーム構造が、当業者により認めら
れるように保守され得る。

【図面の簡単な説明】

第１図は、１９２ｋｂｓ４−ワイヤインターフェイスを
介する７ＴＳ話ロ路網局部端局に接続されたディジタル
交換コントローラ（Ｄ　Ｅ　Ｃ）の採用を例示する。 第２図は、ＣＣＩＴＴ国際標準規格“Ｓ”フレーム構造
を例示する。 第３図は、“Ｓ°インターフェイス上に伝送する間挿用
される擬似−３進法コーデイングを例示する。 第４図は、ディジタル加入者コントローラ（ＤＳＣ）の
送信器部分により用いられるパルスマスクを例示する。 第５図は、８個のＤＥＣを採用する８−チャネル専用自
動分岐交換（ＰＡＢＸ）ラインカードを例示する。 第６図は、装置の論理バス構造を例示するこの発明のタ
イムスロット割当器（Ｔ　Ｓ　Ａ）を採用するＤＥＣの
機能的ブロック図である。 第７図は、外部マイクロプロセッサ１００からプログラ
ミングすることによりＭＵＸ１７０により形づくられ得
るＤＥＣの内部の論理データバス構造を例示する。 第８図は、外部マイクロプロセッサ１００からプログラ
ミングすることによりＭＵＸ１７０により形づくられ得
るＤＥＣの内部の物理的データバス構造を例示する。 第９図は、ＤＥＣのマイクロプロセッサインターフェイ
ス部分のブロック図である。 第１０図は、この発明のタイムスロット割当器の内部構
造を例示する。 第１１Ａ図および第１１Ｂ図は、この発明のＴＳＡのタ
イムスロット割当器マルチプレクサ（ＴＳＡ−ＭＵＸ）
の相互接続マ）・リツクス部分の論理図である。 第１２図は、この発明のＴＳＡのＴ　Ｓ　Ａ　−Ｍ　Ｕ
Ｘ部分の外部のタイミング図である。 図において、１０．６６はラインカード、１２゜１４は
ハイウェイ、１６，３８．６４はマイクロプロセッサ、
１８，３２，１００，１６０，４００．４０６はインタ
ーフェイス、２０，２２，３４．３６．６０ないし６２
，１５０はコントローラ、２４．４２は変成器、３０は
加入者端末装置、５０ないし５８はタイムスロット、１
１０はラインインターフェイス装置、１７０，１７２，
１７４．４０６，５０４はマルチプレクサ、１８０はタ
イムスロット割当器、３００．３１２はバッファ、３１
０は制御回路、４０２はデコーダ、４０８ないし４１４
はマトリックス、４３８，４４２゜４６８．４７２．５
０２はＡＮ−Ｄゲートである。 特許出に質入　　　アドバンスト・マイクロ・ディバイ
シズ・インコーポレーテッドｒＯ ■ トーー 一 ト ー　〜　０ ■　の　ＬＬ　　　　　　　００ の　　　　　　　　−＾

Claims (15)

【特許請求の範囲】
1. （１）アナログおよびディジタル加入者装置に動作可能
   に接続された“Ｓ”インターフェイスと、デュアルＰＣ
   Ｍハイウェイインターフェイスと、複数個の加入者アク
   セス可能内部機能手段と加入者選択ソースとその行先と
   の間で前記“Ｓ”インターフェイスにある信号のために
   データ径路を設けるためのデータ径路指定マルチプレク
   サ手段とを有するディジタル交換コントローラにおいて
   、前記コントローラは、加入者指令に応答して前記加入
   者選択ソース行先の組合わせを表わす制御信号を発生す
   るための制御論理およびマイクロプロセッサインターフ
   ェイス手段を含み、前記データ径路指定マルチプレクサ
   手段と前記デュアルＰＣＭハイウェイインターフェイス
   との双方向相互接続のための手段を含むプログラム可能
   タイムスロット割当器マルチプレクサを含み、 前記ＰＣＭインターフェイスで受取られたフレーム同期
   クロック信号に応答して、複数個の内部タイミング信号
   を発生するためのクロック手段と、前記データ径路指定
   マルチプレクサに接続され、前記内部タイミング信号の
   うちの予め定められたものに応答して、前記デュアルＰ
   ＣＭハイウェイインターフェイスから時分割多重直列デ
   ータ信号を受取りかつ前記データ径路指定マルチプレク
   サヘの複数ビットの並列信号をそこから発生するための
   少なくとも１個のソースバッファ手段と、前記データ径
   路指定マルチプレクサに接続され、前記内部タイミング
   信号のうちの予め定められたものに応答して、複数ビッ
   トの並列信号を前記データ径路指定マルチプレクサから
   受取りかつそこから直列データ信号を発生するための少
   なくとも１個の行先バッファ手段とを含む、ディジタル
   交換コントローラ。
2. （２）前記ＰＣＭフレーム同期クロック信号に応答して
   、前記ＰＣＭインターフェイスで受取られた前記信号に
   同期されるタイミング信号を発生するための手段をさら
   に含む、特許請求の範囲第１項に記載のプログラム可能
   タイムスロット割当器マルチプレクサ。
3. （３）前記タイミング信号に応答して、前記ＰＣＭハイ
   ウェイで受取られたデータ信号が前記“Ｓ”インターフ
   ェイスにかつそれから転送される速度を適合させるため
   の手段をさらに含む、特許請求の範囲第２項に記載のプ
   ログラム可能タイムスロット割当器マルチプレクサ。
4. （４）各前記ソースバッファ手段が、 前記時分割多重ＰＣＭ直列データ信号および前記内部タ
   イミング信号のうちの予め定められたものを受取る直列
   イン並列アウトレジスタと、前記第１の同期クロックに
   応答して、前記第１の直列−並列レジスタからデータ信
   号を並列に受取りかつ前記内部タイミング信号のうちの
   予め定められたものを受取る第１の複数ビットの並列イ
   ン並列アウト記憶レジスタと、 前記第１の複数ビットの記憶レジスタからデータ信号を
   並列に受取りかつ前記内部タイミング信号のうちの予め
   定められたものを受取る第２の複数ビットの並列イン並
   列アウト記憶レジスタとを含む、特許請求の範囲第１項
   に記載のプログラム可能タイムスロット割当器マルチプ
   レクサ。
5. （５）前記行先バッファ手段が、 前記第２の同期クロックに応答して、前記データ径路指
   定マルチプレクサからデータ信号を、かつ前記内部タイ
   ミング信号のうちの予め定められたものを並列に受取る
   一第３の複数ビットの並列イン並列アウト記憶レジスタ
   と、 前記第３の記憶レジスタからデータ信号を並列に受取り
   、かつ前記内部タイミング信号のうちの予め定められた
   ものを受取る第４の複数ビットの並列イン並列アウト記
   憶レジスタと、 前記第４の記憶レジスタからデータ信号を並列に受取り
   、かつ前記内部タイミング信号のうちの予め定められた
   ものを受取る並列イン直列アウトレジスタとを含む、特
   許請求の範囲第１項に記載のプログラム可能タイムスロ
   ット割当器マルチプレクサ。
6. （６）前記デュアルＰＣＭハイウェイからの前記信号が
   少なくとも第１の、第２の、および第３の時分割多重チ
   ャネルを含み、前記タイムスロット割当器マルチプレク
   サが、各々が前記３個の時分割多重チャネルのうちの予
   め定められたものに対応する３個のソースバッファを有
   する、特許請求の範囲第４項に記載のプログラム可能タ
   イムスロット割当器マルチプレクサ。
7. （７）前記デュアルＰＣＭハイウェイからの前記信号が
   少なくとも第１の、第２の、および第３の時分割多重チ
   ャネルを含み、前記タイムスロット割当器マルチプレク
   サが、各々が前記３個の時分割多重チャネルのうちの予
   め定められたものに対応する３個の行先バッファを有す
   る、特許請求の範囲第５項に記載のプログラム可能タイ
   ムスロット割当器マルチプレクサ。
8. （８）前記行先バッファ手段により発生される前記直列
   データ信号を受取り、かつ前記内部タイミング信号のう
   ちの予め定められたものを受取り、直列時分割多重信号
   をそこから発生するための伝送マルチプレクサ手段をさ
   らに含む、特許請求の範囲第１項に記載のプログラム可
   能タイムスロット割当器マルチプレクサ。
9. （９）第１の同期クロックに応答する第１の装置と第２
   の同期クロックに応答する第２の装置との間のデータ伝
   送を同期するための装置であって、前記装置は複数個の
   タイミング信号を発生するためのクロック手段を有し、 前記第１の同期クロックに応答して、前記第１の装置か
   らデータ信号を、かつ前記内部タイミング信号のうちの
   予め定められたものを受取る直列イン並列アウトレジス
   タと、 前記第１の直列−並列レジスタからデータ信号を並列に
   受取りかつ前記内部タイミング信号のうちの予め定めら
   れたものを受取る第１の複数ビットの並列イン並列アウ
   ト記憶レジスタと、 前記第２の同期クロックに応答して、前記第１の複数ビ
   ットの記憶レジスタからデータ信号を並列に受取りかつ
   前記内部タイミング信号のうちの予め定められたものを
   受取る第２の複数ビットの並列イン並列アウト記憶レジ
   スタとを含み、前記第２の装置が前記第２の記憶レジス
   タから並列にデータ信号を受取る装置。
10. （１０）前記第２の同期クロックに応答して、前記第２
    の装置からデータ信号を、かつ前記内部タイミング信号
    のうちの予め定められたものを並列に受取る第３の複数
    ビットの並列イン並列アウト記憶レジスタと、 前記第３の記憶レジスタからデータ信号を並列に受取り
    、かつ前記内部タイミング信号のうちの予め定められた
    ものを受取る第４の複数ビットの並列イン並列アウト記
    憶レジスタと、 前記第１の同期クロックに応答して、前記第４の記憶レ
    ジスタからデータ信号を並列に受取りかつ前記内部タイ
    ミング信号のうちの予め定められたものを受取る並列イ
    ン直列アウトレジスタとをさらに含み、前記第１の装置
    が前記並列イン直列アウトレジスタから直列にデータ信
    号を受取る、特許請求の範囲第９項に記載の同期装置。
11. （１１）前記第１のおよび第２の装置が複数個の時分割
    多重チャネル上で動作し、前記同期装置が各前記チャネ
    ルに対して前記第３の、第４のおよび並列イン直列アウ
    トレジスタを含み、かつ前記並列イン直列アウトレジス
    タのそれぞれのものにより発生される前記直列データ信
    号を受取りかつ前記内部タイミング信号のうちの予め定
    められたものを受取り、直列時分割多重信号をそこから
    発生するための伝送マルチプレクサ手段をさらに含む、
    特許請求の範囲第１０項に記載の同期装置。
12. （１２）第１の同期クロックに応答する第１の装置と第
    ２の同期クロックに応答する第２の装置との間のデータ
    伝送を同期する方法であって、受取りおよび受取りロー
    ドタイミング信号を含むタイミング信号に応答して、前
    記第１の装置から直列データ信号を受取りかつ前記第２
    の装置への複数ビットの信号をそこから並列に発生する
    ためのソースバッファ手段を採用し、前記ソースバッフ
    ァ手段は少なくとも第１の、第２のおよび第３のレジス
    タを含み、 ａ）前記第１のクロック信号の予め定められた倍数で反
    復する第１のタイミング信号と、前記第１のクロック信
    号の後に予め定められた間隔で生じる第２のタイミング
    信号と、前記第１のタイミング信号の後に予め定められ
    た間隔で生じる第３のタイミング信号と、第１のタイミ
    ング信号クロック期間の予め定められた数（ｎ）だけ前
    記第２のタイミング信号からシフトされる第４のタイミ
    ング信号とを発生する段階と、 ｂ）前記第１のタイミング信号により同期される前記受
    取りタイミング信号を受取って、前記第１の装置から直
    列に受取られる、前記データ信号のうちのｎ個を前記ソ
    ースバッファ手段の前記第１のレジスタに並列にストア
    する段階と、 ｃ）前記第１のタイミング信号の次の期間の間、前記受
    取りロードタイミング信号を受取って、前記第１のレジ
    スタにより段階（ｂ）で受取られた前記ｎ個のデータ信
    号を前記ソースバッファ手段の前記第２のレジスタに並
    列に転送する段階と、ｄ）前記第４のタイミング信号を
    受取って、前記第２のレジスタにより段階（ｃ）で受取
    られた前記ｎ個のデータ信号を前記ソースバッファ手段
    の前記第３のレジスタに並列に転送する段階と、ｅ）前
    記第２の同期信号を受取って、前記第３のレジスタによ
    り段階（ｄ）で受取られた前記ｎ個のデータ信号を前記
    第２の装置に並列に転送する段階とを含む方法。
13. （１３）伝送および伝送ロードタイミング信号をさらに
    含む前記タイミング信号に応答して、前記第２の装置か
    らｎ個のデータ信号を並列に受取りかつ前記第１の装置
    への直列信号をそこから発生するための行先バッファ手
    段をさらに採用し、前記行先バッファ手段は少なくとも
    第４の、第５のおよび第６のレジスタを含み、 ｆ）前記第４のタイミング信号を受取って、前記第２の
    装置から並列に受取られた前記データ信号のうちのｎ個
    を前記行先バッファ手段の前記第４のレジスタに並列に
    ストアする段階と、ｇ）段階（ｆ）で受取られた前記第
    ４のタイミング信号を終了する前に、前記第４のレジス
    タにより段階（ｆ）で受取られた前記ｎ個のデータ信号
    を前記行先バッファ手段の前記第５のレジスタに並列に
    転送する段階と、 ｈ）前記第１のタイミング信号の次の期間の間、前記伝
    送ロードタイミング信号を受取って、前記第５のレジス
    タにより段階（ｇ）で受取られた前記ｎ個のデータ信号
    を前記行先バッファ手段の前記第６のレジスタに並列に
    転送する段階と、ｉ）前記第１のタイミング信号により
    同期された前記伝送タイミング信号を受取って、前記第
    ６のレジスタにより段階（ｈ）で受取られた前記ｎ個の
    データ信号を前記第１の装置に直列に転送する段階とを
    含む、特許請求の範囲第１２項に記載の同期方法。
14. （１４）前記第１のおよび第２の装置が複数個の時分割
    多重チャネル上で動作し、前記ソースバッファ手段が各
    前記チャネルに対して前記第１の、第２のおよび第３の
    レジスタを含み、かつ段階（ａ）ないし（ｅ）が前記レ
    ジスタにより前記チャネルの各々におけるデータ信号上
    で行なわれる、特許請求の範囲第１２項に記載の同期方
    法。
15. （１５）前記第１のおよび第２の装置が複数個の時分割
    多重チャネル上で動作し、前記行先バッファ手段が各前
    記チャネルに対して前記第４の、第５のおよび第６のレ
    ジスタを含み、かつマルチプレクサ手段をさらに含み、
    段階（ｆ）ないし（ｉ）が前記レジスタにより前記チャ
    ネルの各々におけるデータ信号上で行なわれ、かつ ｊ）前記第１の装置に直列に転送する前にそれぞれのチ
    ャネルを表わす前記第６のレジスタにより受取られる前
    記複数個のデータ信号を時分割多重化する段階をさらに
    含む、特許請求の範囲第１４項に記載の同期方法。