JPS6336405A - Programmable controller - Google Patents
Programmable controllerInfo
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- JPS6336405A JPS6336405A JP18100786A JP18100786A JPS6336405A JP S6336405 A JPS6336405 A JP S6336405A JP 18100786 A JP18100786 A JP 18100786A JP 18100786 A JP18100786 A JP 18100786A JP S6336405 A JPS6336405 A JP S6336405A
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Abstract
Description
【発明の詳細な説明】
（発明の分野）
この発明は、ＬＤ、ＡＮＤなどの基本命令を処理するビ
ットプロセッサと、ＭＯＶ、ＣＮＴなどの応用命令を処
理する汎用プロセッサとを仇イｊするプログラマブル・
コン１ヘローラの改良に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of the Invention) The present invention is a programmable processor that is a bit processor that processes basic instructions such as LD and AND, and a general-purpose processor that processes application instructions such as MOV and CNT.
Concerning improvement of Con1 Herola.
（発明の概要）
この発明では、ヒラ１へプロセッサ側で応用命令が解読
されたときに、当該ヒツトプロセッサのパワーフローレ
ジスタの内容か“０ ＋＋のとぎには、制御権を汎用プ
ロセラーりに受渡すことなく、当該応用命令を当該ピッ
トプロゼッザ自身でＮＯＰ逸理することにより、演算速
度の高速化を達成したものでおる。(Summary of the Invention) In this invention, when an application instruction is decoded on the processor side to Hiller 1, when the content of the power flow register of the hit processor is “0++”, the control right is received by the general processor. By performing a NOP operation on the application instruction by the pit processor itself without passing the instruction, the calculation speed is increased.
（従来技トドｉとその問題点）
この種のプログラマブル・コントローラにお（する基本
的なハードウェア１）１４成を第３図に示す。(Prior Art Todoi and Its Problems) FIG. 3 shows the basic hardware 1 of this type of programmable controller.
同図に示す如く、このコン１〜ローラは、入カニニット
１．出カニニット２．プログラミングコンソール３．ワ
ークメモリ４．ＲＯＭ５．汎用マイクロプロセッサ６、
ビットプロセッサ７、マルチプレクサ８．ユーザメモリ
９．マルチプレクサ１０、Ｉ１０メモリ１１などから構
成されている。As shown in the figure, the controller 1 to the roller are connected to the input crab knit 1. Out crab knit 2. Programming console 3. Work memory 4. ROM5. general-purpose microprocessor 6,
Bit processor 7, multiplexer 8. User memory9. It is composed of a multiplexer 10, an I10 memory 11, and the like.
そして、常時は、ビットプロセッサ７側が制御権を握っ
て、ユーザ命令の続出、解読を行ない、基本命令の解読
時には、自身の演算回路により当該命令を処理する一方
、応用命令の解読時には、制御権を汎用プロセッサ６側
へ受渡して、当該命令を汎用プロセッサ６て処理するよ
うになされている。Normally, the bit processor 7 side takes control and issues and decodes user instructions one after another.When decoding a basic instruction, the instruction is processed by its own arithmetic circuit, while when decoding an application instruction, it takes control. The instructions are delivered to the general-purpose processor 6 side, and the instructions are processed by the general-purpose processor 6.
第４図はビットプロセッサ７の詳細を示すもので、ユー
ザメモリ９から読出されたユーザ命令は、常時は、命令
デコーダ７０で解読され、またユーナ命令の一部かアド
レス変換器７１でアドレス変換され、その変換結果でＩ
１０メモリ１１がアクセスされ、指定されたデータかＩ
１０メモリ１１から読出されて、このデータについて演
算回路７２．７３を利用して指定の論理演算等を行ない
、その演算結果をパワーフローレジスタ７４に諮える。FIG. 4 shows details of the bit processor 7. A user instruction read from the user memory 9 is normally decoded by an instruction decoder 70, and a part of the Yuna instruction is converted into an address by an address converter 71. , the conversion result is I
10 Memory 11 is accessed and specified data or I
10 is read from the memory 11, a specified logical operation, etc. is performed on this data using the arithmetic circuits 72 and 73, and the result of the operation is submitted to the power flow register 74.
そして、最終的にパワーフローレジスタ７４の内容でも
って、Ｉ１０メモリ１１の指定アドレスデータを書替え
るわけである。Finally, the specified address data in the I10 memory 11 is rewritten with the contents of the power flow register 74.
また、命令デコーダ７０の出力によって歩進制御回路７
５か駆動され、プログラムカウンタ７６の値が制御され
る。このプログラムカウンタ７６によってユーザメモリ
９が新たにアドレス指定され、以上を繰り返すことによ
って、ユーザプログラムからユーザ命令を順次読出し実
行することができる。Further, the step control circuit 7
5 is driven, and the value of the program counter 76 is controlled. The user memory 9 is newly addressed by the program counter 76, and by repeating the above, user commands can be sequentially read and executed from the user program.
一方、ユーザメモリ９から読出された命令語が命令デコ
ーダ７０で解読された結果、これが応用命令と判定され
ると、応用命令検出信号か発せられ、これが汎用プロセ
ッサ７に対する割込リクエスト信号ＩＲＱとして送出さ
れ、同時にインバータ７７で反転されてマルチプレクサ
８，１０の切替信号ＳＥとなるのである。On the other hand, when the instruction word read from the user memory 9 is decoded by the instruction decoder 70 and is determined to be an application instruction, an application instruction detection signal is generated, which is sent as an interrupt request signal IRQ to the general-purpose processor 7. At the same time, it is inverted by an inverter 77 and becomes a switching signal SE for multiplexers 8 and 10.
ところで、このような従来装首にあっては、命令デコー
ダ７０において応用命令が解読されると、それまでのパ
ワーフローレジスタ７４の内容が１′′または“Ｏ１１
の何れかにかかわらず、無条件で応用命令の実行を汎用
プロセッサ６側に任せている。ここで、汎用プロセッサ
６において応用命令を実行させる場合、その実行時間は
基本命令の場合に比へ、１０倍から１００倍程麻の開き
が長時間を要するものである。By the way, in such a conventional neck mounting, when an application instruction is decoded in the instruction decoder 70, the contents of the power flow register 74 up to that point are changed to 1'' or "O11".
Regardless of either of the above, execution of the application instructions is left to the general-purpose processor 6 side unconditionally. Here, when the general-purpose processor 6 executes the application instructions, the execution time is about 10 to 100 times longer than that of the basic instructions.
このため、応用命令を多数ユーザプログラム中で使用し
た場合、命令実行サイクル時間が長くなり、入出力応答
遅延化の一因となっていた。For this reason, when a large number of application instructions are used in a user program, the instruction execution cycle time becomes long, which is one of the causes of delayed input/output response.
（発明の目的）
この発明の目的は、この種のプログラマブル・コン１〜
ローラにおいて、ユーザプログラムの実行周期をてぎる
だ（す短縮することにおる。(Object of the invention) The object of the invention is to
The goal is to shorten the execution cycle of the user program in the roller.
（発明の構成と効果） この発明は上記の目的を達成するためにＬＤ。(Structure and effects of the invention) In order to achieve the above object, this invention provides an LD.
ＡＮＤなどの基本命令を処理するビットプロセッサと、
ＭＯＶ、ＣＮＴなどの応用命令を処理する汎用プロセッ
サとを有し、
常時は、ビットプロセッサ側か制御権を握って、ユーザ
命令の続出、解読を行ない、基本命令の解読時には、自
身の演算回路により当該命令を１２ａ理する一方、応用
命令の解読時には、制御権を汎用プロセッサ側へ受渡し
て、当該命令を汎用プロセッサ側で処理させるようにし
たプログラマブル・コントローラにおいて、
ビットプロセッサ側で応用命令が解読されたときに、当
該ビットプロセッサのパワーフローレジスタの内容か°
“ＯＩ＋のとぎには、制御権を汎用プロセッサに受渡す
ことなく、当該応用命令を当該ビットプロセッサ自身で
ＮＯＰ処理することを特徴とするものでおる。A bit processor that processes basic instructions such as AND,
It has a general-purpose processor that processes application instructions such as MOV and CNT, and the bit processor side always takes control and issues and decodes user instructions one after another.When decoding basic instructions, it uses its own arithmetic circuit. In the programmable controller, which handles the instruction 12a, and when decoding the application instruction, transfers control to the general-purpose processor and causes the general-purpose processor to process the instruction.The application instruction is decoded on the bit processor side. When the bit processor's power flow register contents are
``After OI+, the bit processor itself performs NOP processing on the applied instruction without passing control to a general-purpose processor.
このような構成によれば、パワーフローレジスタ７４の
直か“１″でない限り、応用命令であってもこれがビッ
トプロセッサ側でＮＯＰ処理されるため、−率に汎用プ
ロセッサに任せた場合に比べ、その実行時間を大幅に短
縮することができる。According to this configuration, even if it is an application instruction, unless it is directly "1" in the power flow register 74, it is NOP-processed on the bit processor side. The execution time can be significantly reduced.
（実施例の説明）
第１図は本発明に係る処理を行なうように改良されたビ
ットプロセッサ７の詳細を示すブロック図である。なお
、前記第４図の従来例と同−構成部分については同行８
をイ；Ｊして説明は省略する。(Description of Embodiments) FIG. 1 is a block diagram showing details of a bit processor 7 improved to perform processing according to the present invention. Note that the same components as the conventional example shown in Fig. 4 are shown in Fig. 8.
The explanation will be omitted.
この実施例の１８徴は、第２図に示されるように、ユー
ザ命令の１語にワード数情報を組込み、これをワード数
デコーダ７８でデコードさせることによって、ＮＯＰ処
理すべきステップ数を歩進制御回路７５に伝えるととも
に、パワーフローレジスタ７４の出力によってアンドゲ
ート７９を開閉制御し、パワーフローレジスタ７４の値
が“′○″のときには、汎用プロセッサに対する割込リ
クエスｌ〜信号ＦＲＱが出力されないようにしたことに
ある。As shown in FIG. 2, the 18 feature of this embodiment is to incorporate word count information into one word of a user command and decode it with a word count decoder 78, thereby increasing the number of steps to be processed by NOP. The output of the power flow register 74 controls the opening and closing of the AND gate 79, so that when the value of the power flow register 74 is "'○", the interrupt request l to signal FRQ to the general-purpose processor is not output. It's because I did it.
このような構成によれば、仮に命令デコーダ７０におい
て応用命令検出信号が得られたとしても、その時点にお
けるパワーフローレジスタ７４の値が′Ｏ″である限り
、割込リクエスト信号ＩＲＱは汎用プロセッサ側へは与
えられないから、汎用プロセッサ側が制御権を得ること
はなく、一方ワード数デコーダ７８によってユーザ命令
中からワード数を求め、これで歩進制御回路７５を駆動
するから、応用命令の先頭ワードが検出されると同時に
、自動的に必要なステップ数だけアドレス歩進だけか行
なわれ、回答命令実行が行なわれなくなって、いわゆる
ＮＯＰ処理がなされる。この結果、当該応用命令は高速
でスキップされ、直ちに次のユーザ命令の続出へ移行す
ることとなるのである。According to such a configuration, even if the applied instruction detection signal is obtained in the instruction decoder 70, as long as the value of the power flow register 74 at that time is 'O'', the interrupt request signal IRQ is sent to the general-purpose processor side. Since the general-purpose processor side does not get control rights, the word count decoder 78 calculates the number of words from the user instruction and drives the step control circuit 75 with this, so the first word of the application instruction At the same time that the address is detected, the address is automatically incremented by the necessary number of steps, and the response instruction is no longer executed, resulting in so-called NOP processing.As a result, the application instruction in question is skipped at high speed. , the process immediately shifts to issuing the next user command.
なお、一般的に応用命令は微分入力として、微分入力が
ｌｌ １ ＩＴのとぎ（１スキレンのみ）のみ実行ざＵ
ればよいので、応用命令の起動条件として、微分命令の
出力を利用することにより、一層の高速処理を図ること
もてきる。Generally, application commands are used as differential inputs, and the differential input is executed only when the differential input is ll 1 IT (only 1 skill).
Therefore, even faster processing can be achieved by using the output of the differential instruction as a starting condition for the application instruction.
第１図は本発明に係るヒッｌヘブロレッサの内部構成を
示すブロック図、第２図は本発明に使用されるユーザ命
令の構成を示す説明図、第３図は本発明が適用されるプ
ログラマブル・コントローラ全体のハード「フェア構成
を示すブロック図、第４図は従来のヒツトプロセッサの
内部構成を示ずブロック図、第５図は従来の命令語の構
成を示す説明図でおる。
１・・・入カニニット
２・・・出カニニット
３・・・プログラミングコンソール
４・・・ワークメモリ
５・・・ＲＯＭ
６・・・汎用プロセッサ
７・・・ビットプロセッサ
８・・・マルチプレクサ
９・・・ユーザメモリ
１０・・・マルチプレクサ
１１・・・Ｉ１０メモリ
７０・・・命令デコーダ
７１・・・アドレス変換器
７２．７３・・・演算回路
７４・・・パワーノロ−レジスタ
７５・・・歩進制御回路
７６・・・プログラムカウンタ
７７・・・インバータ
７８・・・ワード数デコーダ
７９・・・アンドグーｉ〜FIG. 1 is a block diagram showing the internal configuration of the Hillheb Restor according to the present invention, FIG. 2 is an explanatory diagram showing the configuration of user commands used in the present invention, and FIG. Figure 4 is a block diagram showing the hardware fair configuration of the entire controller, Figure 4 is a block diagram showing the internal configuration of a conventional human processor, and Figure 5 is an explanatory diagram showing the configuration of conventional command words.1... Input unit 2...Output unit 3...Programming console 4...Work memory 5...ROM 6...General purpose processor 7...Bit processor 8...Multiplexer 9...User memory 10. ...Multiplexer 11...I10 memory 70...Instruction decoder 71...Address converter 72, 73...Arithmetic circuit 74...Power no-low register 75...Step control circuit 76...Program Counter 77... Inverter 78... Word number decoder 79... Andooo i~
Claims (1)
ロセッサと、ＭＯＶ、ＣＮＴなどの応用命令を処理する
汎用プロセッサとを有し、 常時は、ビットプロセッサ側が制御権を握つて、ユーザ
命令の読出、解読を行ない、基本命令の解読時には、自
身の演算回路により当該命令を処理する一方、応用命令
の解読時には、制御権を汎用プロセッサ側へ受渡して、
当該命令を汎用プロセッサ側で処理させるようにしたプ
ログラマブル・コントローラにおいて、 ビットプロセッサ側で応用命令が解読されたときに、当
該ビットプロセッサのパワーフローレジスタの内容が“
０”のときには、制御権を汎用プロセッサに受渡すこと
なく、当該応用命令を当該ビットプロセッサ自身でＮＯ
Ｐ処理することを特徴とするプログラマブル・コントロ
ーラ。(1) It has a bit processor that processes basic instructions such as LD and AND, and a general-purpose processor that processes application instructions such as MOV and CNT, and the bit processor side always takes control and reads user instructions. When decoding a basic instruction, the instruction is processed by its own arithmetic circuit, while when decoding an application instruction, control is transferred to the general-purpose processor,
In a programmable controller in which the instruction is processed by the general-purpose processor, when the application instruction is decoded by the bit processor, the contents of the power flow register of the bit processor are
0", the application instruction is executed by the bit processor itself without passing control to the general-purpose processor.
A programmable controller characterized by P processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100786A JPS6336405A (en) | 1986-07-31 | 1986-07-31 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100786A JPS6336405A (en) | 1986-07-31 | 1986-07-31 | Programmable controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336405A true JPS6336405A (en) | 1988-02-17 |
Family
ID=16093110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18100786A Pending JPS6336405A (en) | 1986-07-31 | 1986-07-31 | Programmable controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336405A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02204803A (en) * | 1989-02-03 | 1990-08-14 | Fuji Electric Co Ltd | Programmable controller |
| JPH0341502A (en) * | 1989-07-10 | 1991-02-22 | Fuji Electric Co Ltd | Bit operation processor for programmable controller |
| JPH03196204A (en) * | 1989-12-26 | 1991-08-27 | Hitachi Ltd | Programmable controller |
-
1986
- 1986-07-31 JP JP18100786A patent/JPS6336405A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02204803A (en) * | 1989-02-03 | 1990-08-14 | Fuji Electric Co Ltd | Programmable controller |
| JPH0341502A (en) * | 1989-07-10 | 1991-02-22 | Fuji Electric Co Ltd | Bit operation processor for programmable controller |
| JPH03196204A (en) * | 1989-12-26 | 1991-08-27 | Hitachi Ltd | Programmable controller |
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