JPS6336393Y2

JPS6336393Y2 -

Info

Publication number: JPS6336393Y2
Application number: JP5446683U
Authority: JP
Priority date: 1983-04-12
Filing date: 1983-04-12
Publication date: 1988-09-27
Also published as: JPS59161193U

Description

【考案の詳細な説明】本考案は、電子楽器において、キーを押す速さ
すなわち強さを電気的に認識するキースイツチ装
置に関する。

キーを押す速さを認識するための従来のキース
イツチ装置は第１図のように構成されている。す
なわち、キースイツチS₁はこれが押されていない
時には図示のように接点ａ側に接続され、直流電
源Ｅと、キースイツチS₁と、コンデンサＣおよび
抵抗Ｒの並列回路とによつて閉回路が形成され、
キースイツチS₁を押して接点ａから離れると、コ
ンデンサＣの電荷が抵抗Ｒを介して放電され、コ
ンデンサＣの電圧V_aは第２図のように電源電圧
Ｅから低下する。第２図に示すように、t₁の時点
でキースイツチS₁が接点ａから離れてt₂の時点で
接点ｂに接続されたとすると、この時間（t₂−
t₁）の長さによつてt₂の時点におけるコンデンサ
電圧V_bは変化し、時間（t₂−t₁）が長い程、すな
わちキーをおそく押す程時点t₂における電圧V_bは
低くなる。この電圧V_bをホールドアンプA₁で第
２図下段のようにホールドし、ホールドされた電
圧を電圧制御増幅器１の制御信号として楽音合成
部２からの楽音のレベルを制御する。

しかしこの従来のキースイツチ装置において
は、キースイツチS₁の数だけ速さ検出のための回
路が必要となる上、アナログ方式であるので、デ
ジタル方式には不向きであるという欠点がある。

本考案はこのような欠点を解消するためになさ
れたものであり、その特徴とするところは、キー
が押される途中で導通する第１の接点回路と、キ
ーが押された状態で導通する第２の接点回路とを
各キースイツチに備え、第１の接点回路が導通し
ている時間はキーが押される速さに関係している
ことに鑑みて、その時間を、各キースイツチに共
通のカウンタでクロツクパルスを計数することに
より計測し、かつ第２の接点回路をマトリクス状
に接続して制御部でどのキーが押されたかを認識
しうるようにしたものである。

第３図は本考案の概略を説明する図であり、本
考案は、各キースイツチに接点３ａ，３ｂからな
る第１の接点回路と、接点４ａ，４ｂからなる第
２の接点回路とを備え、キー５を押さない状態に
おいてはＡに示すように第１、第２の接点回路は
共に導通せず、Ｂに示すようにキー５を押してい
る途中において接点３ａ，３ｂ間が導通し、Ｃに
示すようにキー５を押した状態、すなわち押す動
作が完了した状態において接点４ａ，４ｂ間が導
通するようにする。そしてＢのように接点３ａ，
３ｂが導通している時間がキーを押す速度に関連
していることから、導通している間中はこの第１
の接点回路が発振器とカウンタとの間の回路を閉
成してカウンタに時間計測動作を行わせ、Ｃの状
態で接点４ａ，４ｂ間が導通していることを検出
して押されたキーを制御部で認識するのである。

第４図は本考案の一実施例であり、６は制御
部、７はキー速度計測用カウンタ、８はキー速度
計測用クロツクパルスを発生させる発振器であ
る。第１の接点回路を構成する２つの接点のう
ち、一方の接点３ａは各接点３ａ毎に接続された
分岐線９と各分岐線９が共通に接続された母線１
０を介して発振器８の発振出力に共通に接続さ
れ、他方の接点３ｂは分岐線１１と母線１２を介
してカウンタ７のクロツク入力INに共通に接続
されている。第２の接点回路はマトリクス状に接
続される。すなわち、各行の一方の接点４ａは、
同行のものがそれぞれダイオード１３を有する分
岐線１４と行アドレス線１５−ｉ（ｉ＝Ｏ〜Ｎ、
Ｎは（行数−１））を介して、行についての制御
部６におけるアドレス端子AD_OUTの１つに共通に
接続され、他方の接点４ｂは、同列のものがそれ
ぞれ、分岐線１６と列アドレス線１７−ｊ（ｊ＝
Ｏ〜Ｍ、Ｍは（列数−１））を介して、列につい
ての制御部６におけるアドレス端子INi（ｉ＝Ｏ
〜Ｍ）の１つに接続されている。

第４図の回路において、あるキーが押される
と、キー５の移動途中において、対応する第１の
接点回路の接点３ａと３ｂとがキー５により導通
し、発振器８の出力のクロツクパルスがその導通
している第１の接点回路を介してカウンタ７のク
ロツク入力INに入力されて計数される。キーの
位置が第３図Ｃに相当する位置に至ると、ある行
アドレス線１５−ｉと列アドレス線１７−ｊとが
第２の接点回路を介して接続される。従つて、例
えば制御部の行についてのアドレス端子AD_OUTの
レベルを順次瞬時ハイとし、列についてのアドレ
ス端子INjの信号レベルを監視しておき、ハイレ
ベルとなつた端子に対応した列でかつその時ハイ
レベルとされている行の各アドレスから、押され
たキーを認識することができる。押されたキーが
認識されたら、カウンタ７の計数値を制御部６で
読み取り、制御部６のクリア端子Ｃ−OUTから
カウンタ７にクリア信号を加えてこれをクリアす
る。そしてその押されたキーのコードとその速さ
に相当する前記計数値を出力する。

ポリフオニーの場合には、前記接点回路の間隔
をかなり小さくしてその導通時間を短くし、その
分発振器８の発振周波数を上げることにより、速
さを検出する動作が重なる確率は少なくなり、本
考案の回路を用いることができる。

本考案によれば、キーの数に関係なくキーの押
された速さを検出する回路が１つでよく、構成が
簡単となり、また速さがデジタル値で得られるの
で、楽音の合成がデジタルの場合にその信号を直
接使用することができる。

【図面の簡単な説明】

第１図は従来のキー押さえ速さ検出用回路を示
す回路図、第２図はその動作説明用波形図、第３
図は本考案の概略の説明図、第４図は本考案の一
実施例を示す回路図である。３ａ，３ｂ…第１の接点回路を構成する接点、
４ａ，４ｂ…第２の接点回路を構成する接点、５
…キー、６…制御部、７…カウンタ、８…発振
器、１５−Ｏ〜１５−Ｎ…行アドレス線、１７−
Ｏ〜１７−Ｍ…列アドレス線。

Claims

【実用新案登録請求の範囲】

キーを押している途中で導通する第１の接点回
路とキーを押した状態で導通する第２の接点回路
の２つの接点回路をそれぞれ有する複数個のキー
スイツチを備え、前記第１の接点回路の一方の接
点すべてを共通に発振器の出力に接続すると共
に、他方の接点すべてを共通にカウンタのクロツ
ク入力に接続し、前記第２の接点回路は各接点を
マトリクス状に接続すると共に、制御部によつて
いずれのキーが押されたかを認識するように構成
され、前記第２の接点回路と制御部によつていず
れのキーが押されたかを認識すると同時に、押さ
れたキーの速さによつて決まる前記第１の接点回
路の導通時間中前記発振器からのクロツクパルス
がカウンタに入力され、該カウンタの計数値を認
識することにより押されたキーの速さを認識する
ように構成された電子楽器のキースイツチ装置。