JPS6335033B2 - - Google Patents

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JPS6335033B2
JPS6335033B2 JP54105669A JP10566979A JPS6335033B2 JP S6335033 B2 JPS6335033 B2 JP S6335033B2 JP 54105669 A JP54105669 A JP 54105669A JP 10566979 A JP10566979 A JP 10566979A JP S6335033 B2 JPS6335033 B2 JP S6335033B2
Authority
JP
Japan
Prior art keywords
display
digit
column
pattern
character
Prior art date
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Expired
Application number
JP54105669A
Other languages
Japanese (ja)
Other versions
JPS5630180A (en
Inventor
Keiji Hasegawa
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
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Publication of JPS6335033B2 publication Critical patent/JPS6335033B2/ja
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  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

【発明の詳細な説明】 この発明は、アルフアニユーメリツク文字を表
示するドツトマトリツクス型表示装置における表
示制御方法に関し、特に表示装置の同一桁につい
て文字や記号を重複して表示させることにより、
小容量のキヤラクタジエネレータに記憶させるパ
ターンを多様化し、汎用性をさらに拡大する表示
制御方法を提供する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a display control method in a dot matrix type display device that displays alphanumeric characters, and in particular, by displaying characters and symbols overlappingly on the same digit of the display device.
To provide a display control method that further expands versatility by diversifying patterns stored in a small-capacity character generator.

ドツトマトリツクス型表示装置を構成する場合
には、各種の表示パターンが記憶されているキヤ
ラクタジエネレータその他のパターン発生器が必
要であり、一般的には市販されている何種類かの
キヤラクタジエネレータの中から、用途に応じて
適当なものが選ばれる。なお、キヤラクタジエネ
レータには、大別してコラムスキヤンタイプとロ
ウスキヤンタイプの2種がある。
When constructing a dot matrix type display device, a character generator or other pattern generator that stores various display patterns is required. An appropriate generator is selected depending on the purpose. Note that there are two types of character generators: column scan type and row scan type.

これらのキヤラクタジエネレータは、表示可能
なパターンの種類に対して、できる限り小容量で
構成されることがコスト面からも望ましいことは
いうまでもない。
Needless to say, it is desirable from a cost standpoint that these character generators have a capacity as small as possible relative to the type of pattern that can be displayed.

ところで、通常ASCコードで構成されてい
る小容量の汎用キヤラクタジエネレータの場合に
は、独語の「a¨」「u¨」や仏語等の「o^」「e`」等

パターンまでは記憶されていない。そのため、
「a¨」や「o^」等を表示する必要があるときは、
ASCコードにないパターン「¨」「^」等を別
途に設け、表示2桁分を使用して「a」「¨」の
ように文字と記号とを分離して表示したり、ある
いは仕向国別に作られた複合文字「a¨」「u¨」等の
パターンを有するキヤラクタジエネレータと交換
したりして、対処していた。
By the way, in the case of a small-capacity general-purpose character generator that is usually composed of ASC codes, patterns such as "a¨" and "u¨" in German and "o^" and "e'" in French etc. Not remembered. Therefore,
If you need to display "a¨" or "o^" etc.,
Separately create patterns such as "¨" and "^" that are not found in the ASC code, and use two display digits to display characters and symbols separately, such as "a" and "¨", or by country of destination. This was dealt with by replacing it with a character generator that had a pattern for the compound characters "a¨", "u¨", etc.

しかし、2桁分へ分離して表示する方法では、
見にくい上に、表示面の有効利用は行えない。ま
た、複合文字をそれぞれ記憶させる方法では、キ
ヤラクタジエネレータの容量が増加し、汎用性が
失われるとともに、コストアツプとなる。
However, with the method of separating and displaying two digits,
Not only is it difficult to see, but the display surface cannot be used effectively. Furthermore, in the method of storing each compound character, the capacity of the character generator increases, the versatility is lost, and the cost increases.

なお、複合文字としては、その他に「」「3」
のようにコンプリメントを示す記号入り文字や、
「´」「`」等のアクセント記号等もあり、これら
をすべて記憶させることは、キヤラクタジエネレ
ータの容量の増加に対して、その使用頻度を考え
れば、余り実用的ではない。そこで、このような
記号「-」や「´」「`」その他の特殊記号を表示
するために、独立したバツフアメモリとパターン
発生器とを使用する方法も行われている。しか
し、この方法では、表示制御回路が複雑となり、
同時にコストアツプの原因ともなる。
In addition, as compound characters, “” and “3” are also available.
Characters with symbols indicating complements, such as
There are also accent marks such as "'" and "`", and it is not very practical to memorize all of them, considering the increased capacity of character generators and the frequency of their use. Therefore, in order to display such special symbols such as " - ", "´", "`", etc., a method of using an independent buffer memory and a pattern generator is also being used. However, this method requires a complicated display control circuit.
At the same time, it also causes an increase in costs.

そこで、この発明の表示制御方法では、従来の
複合文字の表示方法におけるこれらの不都合を解
決し、先の「¨」や「-」のような共通パターン
を使用して、表示桁の1桁へ重複して表示される
ことを目的とする。
Therefore, the display control method of the present invention solves these inconveniences in the conventional method of displaying compound characters, and uses common patterns such as "¨" and " - " to Intended to be displayed in duplicate.

第1図と第2図は、この発明の表示制御方法に
よつて重ね合せ表示可能な文字の表示例を示す。
第1図は独語の都市名「Mu¨nchem」を示し、
「u¨」が重ね合せ文字である。また第2図は、
「」「」「a´」「$」「Θ」「÷」「」「¥」
の各
重ね合せ文字を示している。
FIGS. 1 and 2 show display examples of characters that can be displayed in an overlapping manner using the display control method of the present invention.
Figure 1 shows the German city name "Mu¨nchem",
"u¨" is a superimposed character. Also, Figure 2 shows
"""""a´""$""Θ""÷""""¥"
It shows each superimposed character.

第2図の表示例では、例えば「-」とアルフア
ベツトとを重ね合せれば、コンプリメントを表わ
す文字となる。また「−」と「0」とを重ね合せ
れば「Θ」、「=」と「Y」とを重ね合せれば
「¥」が表示される。
In the display example of FIG. 2, for example, if " - " and an alphanumeric character are superimposed, it becomes a character representing a complement. Also, if "-" and "0" are superimposed, "Θ" will be displayed, and if "=" and "Y" are superimposed, "\" will be displayed.

このように、2種あるいはそれ以上の文字記号
を重ね合せることによつて、「Θ」や「¥」の表
示が行えるので、キヤラクタジエネレータへパタ
ーン「Θ」や「¥」等を記憶させる必要はない。
そして、その空いたメモリへ必要とする他のパタ
ーンを記憶させることが可能となるので、同一容
量のキヤラクタジエネレータへ、より多くの種類
の文字記号パターンを記憶させることができる。
その結果、独語や仏語等の諸外国語の表示につい
ても、同一のキヤラクタジエネレータを使用する
ことが可能となり、汎用性がさらに増加される。
また、表示面の有効利用も可能となる上、見やす
い表示を行うこともできる。
In this way, by overlapping two or more types of character symbols, "Θ" or "¥" can be displayed, so the pattern "Θ", "¥", etc. can be stored in the character generator. There's no need.
Since it becomes possible to store other necessary patterns in the empty memory, more types of character symbol patterns can be stored in the character generator of the same capacity.
As a result, the same character generator can be used for displaying foreign languages such as German and French, further increasing versatility.
In addition, it is possible to effectively utilize the display surface, and it is also possible to provide an easy-to-read display.

なお、第1図と第2図の表示例の場合には、1
桁のドツトパターンは横6×縦9(ドツト)で構
成されており、行方向すなわち横方向に5個の文
字ドツトコラムと1個のスペースコラムが配列さ
れるようになつている。このようなドツト構成
は、従来のドツトマトリツクス型表示装置と同様
に、任意の数で構成することが可能である。
In addition, in the case of the display examples in Figures 1 and 2, 1
The dot pattern of the digit is composed of 6 dots horizontally by 9 dots vertically, and five character dot columns and one space column are arranged in the row direction, that is, the horizontal direction. Similar to the conventional dot matrix type display device, any number of such dots can be used.

第3図は、この発明の表示制御方法に用いられ
る表示データのフオーマツトを示す。この第3図
では、その左側に示される表示データを記憶する
RAM等のバツフアメモリへ、先の第1図の
「Mu¨nchem」を表示するためのデータが入力さ
れている状態を示している。すなわち、アドレス
Nにデータ「M」が記憶されており、次のアドレ
ス(N+1)にはデータ「u」、さらにアドレス
(N+2)にはデータ「¨」、のように順次記憶さ
れているものとする。
FIG. 3 shows the format of display data used in the display control method of the present invention. In this Figure 3, the display data shown on the left side is stored.
This shows a state in which data for displaying "Mu¨nchem" shown in FIG. 1 above has been input to a buffer memory such as RAM. In other words, data "M" is stored at address N, data "u" is stored at the next address (N+1), data "¨" is stored at address (N+2), and so on. do.

この第3図のフオーマツトでは、その右側に拡
大して示されるように、データコードLSBは7
ビツト構成で、ASCコードのようなキヤラク
タジエネレータのアドレスを示すコードが記憶さ
れており、さらに1ビツトのMSBが、重ね合せ
表示を指示するための重ね合せコードとして使用
されている。この重ね合せコードMBSは、次の
文字記号と重ね合せられるデータ「u」には
“1”で与えられており、ノーマル表示のデータ
「¨」には“0”が与えられている。
In the format shown in Figure 3, the data code LSB is 7, as shown enlarged on the right side.
In a bit structure, a code indicating the address of the character generator, such as an ASC code, is stored, and the 1-bit MSB is used as a superposition code for instructing superposition display. In this superimposition code MBS, "1" is given to the data "u" to be superimposed on the next character symbol, and "0" is given to the data "¨" for normal display.

この重ね合せコードMSBは、表示データをキ
ー入力する場合、あるいはCPUにおけるデータ
処理時に、次の表示データと重ね合わせたい表示
データへ“1”で与えることができる。そして、
その重ね合せコードMSBの“1”は、任意の文
字記号へ付加することが可能であり、また、いず
れの文字記合の重ね合せ表示に対しても、表示制
御回路を変更する必要がない。
This superimposition code MSB can be given as "1" to display data to be superimposed on the next display data when inputting display data by key or when processing data in the CPU. and,
The overlapping code MSB "1" can be added to any character symbol, and there is no need to change the display control circuit for overlapping display of any character notation.

第4図は、この発明の表示制御方法をコラムス
キヤン方式の表示装置へ実施する場合に用いられ
る表示インターフエース部の回路構成の一例を示
すブロツク図である。図面において、1は入出力
ポート、2は表示データを記憶するRAM等のバ
ツフアメモリ、3は表示データバツフア2のアド
レスカウンタ、4はデータバツフア2から出力さ
れる表示データを1桁表示の時間だけ保持するバ
ツフアメモリ、5はコラムスキヤンタイプのキヤ
ラクタジエネレータ、6はキヤラクタジエネレー
タ5と表示装置のコラムを指定するためのコラム
カウンタ、7はデイジツト(表示桁)を指定する
ためのデイジツトカウンタ、8はデコーダ、9は
アンドゲート回路群、10は一時記憶用パターン
メモリ、11はオアゲート回路群、12はドライ
バ、13はデコーダ・ドライバ、G1〜G3はイ
ンバータ、G4とG5はアンドゲート回路を示
し、S1〜S9はセグメント選択信号、C1〜C
6はコラム選択信号、D1〜Dnはデイジツト選
択信号を示す。
FIG. 4 is a block diagram showing an example of the circuit configuration of a display interface section used when implementing the display control method of the present invention in a column scan type display device. In the drawing, 1 is an input/output port, 2 is a buffer memory such as RAM that stores display data, 3 is an address counter for the display data buffer 2, and 4 is a buffer memory that holds the display data output from the data buffer 2 for the time required to display one digit. , 5 is a column scan type character generator, 6 is a column counter for specifying the character generator 5 and the column of the display device, 7 is a digit counter for specifying a digit (display digit), and 8 is a column counter for specifying the column of the display device. Decoder, 9 is an AND gate circuit group, 10 is a pattern memory for temporary storage, 11 is an OR gate circuit group, 12 is a driver, 13 is a decoder/driver, G1 to G3 are inverters, G4 and G5 are AND gate circuits, S1 ~S9 is a segment selection signal, C1~C
6 represents a column selection signal, and D1 to Dn represent digit selection signals.

この第4図の回路においては、キヤラクタジエ
ネレータ5から出力される1桁分のドツトパター
ンを、一時的に記憶する一時記憶用パターンメモ
リ10が設けられており、重ね合せ表示を指示さ
れた表示データは、この一時記憶用パターンメモ
リ10によつて1桁分だけ遅延され、次の表示デ
ータのドツトパターンとともに、オアゲート回路
群11を介してセグメント電極S1〜S9へ送出
されるようになつている。
In the circuit shown in FIG. 4, a temporary storage pattern memory 10 is provided to temporarily store the one-digit dot pattern output from the character generator 5. The display data is delayed by one digit by this temporary storage pattern memory 10, and is sent to the segment electrodes S1 to S9 via the OR gate circuit group 11 together with the dot pattern of the next display data. There is.

すなわち、表示データLSBに付加された重ね
合せコードMSBが、ノーマル表示を指示する
“0”のときは、インバータG1の出力が“1”
となつてアンドゲート回路群9が選択され、キヤ
ラクタジエネレータ5の各列毎のドツトパターン
は、オアゲート回路群11を介してセグメント電
極S1〜S9へ与えられて、通常の表示が行われ
る。この場合には、1桁分の表示が終了すると、
データバツフアメモリ2をアクセスするアドレス
カウンタ3と、表示桁を選択するデイジツトカウ
ンタ7とは、同時にインクリメントされて、次の
表示桁へ次の表示データのドツトパターンが表示
されるように動作される。
That is, when the superposition code MSB added to the display data LSB is "0" indicating normal display, the output of inverter G1 is "1".
Then, the AND gate circuit group 9 is selected, and the dot pattern for each column of the character generator 5 is applied to the segment electrodes S1 to S9 via the OR gate circuit group 11, thereby performing a normal display. In this case, when one digit has been displayed,
The address counter 3 that accesses the data buffer memory 2 and the digit counter 7 that selects the display digit are operated so that they are simultaneously incremented and the dot pattern of the next display data is displayed in the next display digit. Ru.

これに対して、重ね合せコードMSBが、重ね
合せ表示を指示する“1”のときは、インバータ
G2の出力が“1”となつて一時記憶用パターン
メモリ10側のゲートが開かれ、キヤラクタジエ
ネレータ5から送出される1桁分のドツトパター
ンは、すべてこの一時記憶用パターンメモリ10
へ貯えられる。そして、このパターンのストアが
終了すると、アドレスカウンタ3はインクリメン
トされて次の表示データをアクセスする。しか
し、デイジツトカウンタ7への入力は阻止され
て、表示装置の桁送りは行なわれず、同一桁の選
択が続けられる。
On the other hand, when the superposition code MSB is "1", which instructs superposition display, the output of inverter G2 becomes "1", the gate on the temporary storage pattern memory 10 side is opened, and the character All the one-digit dot patterns sent out from the generator 5 are stored in this temporary pattern memory 10.
can be stored in When the storage of this pattern is completed, the address counter 3 is incremented and the next display data is accessed. However, the input to the digit counter 7 is blocked, and the display device is not shifted, and the same digit continues to be selected.

このようにして、一時記憶用パターンメモリ1
0へ記憶された1桁分のドツトパターンは、次の
ノーマル表示のデータのドツトパターンがキヤラ
クタジエネレータ5から送出されるのに同期し
て、1列毎にオアゲート回路群11へ出力され
る。すなわち、アンドゲート回路群9を通つてキ
ヤラクタジエネレータ5から送出される、次のノ
ーマル表示のデータのドツトパターンと、一時記
憶用パターンメモリ10から送出される、1桁前
の重ね合せ表示を指示された表示データとは、オ
アゲート回路群11により1列毎に加算されて、
セグメント電極S1〜S9へ送出され、各列毎の
点灯表示が行われる。
In this way, the temporary storage pattern memory 1
The dot pattern for one digit stored in 0 is output to the OR gate circuit group 11 column by column in synchronization with the dot pattern of the next normal display data being sent out from the character generator 5. . That is, the dot pattern of the next normal display data sent out from the character generator 5 through the AND gate circuit group 9 and the superimposed display of the previous digit sent out from the temporary storage pattern memory 10. The instructed display data is added column by column by the OR gate circuit group 11,
The light is sent to segment electrodes S1 to S9, and a lighting display is performed for each column.

第5図は、コラムスキヤンタイプのドツトマト
リツクス型表示装置の構成を示す部分拡大図であ
る。図面において、D1,D2、……はそれぞれ
の表示桁に対応するデイジツト電極、C1〜C6
は表示桁の各コラムに対応するコラム電極、S1
〜S9は縦方向の各ドツトに対応するセグメント
電極を示す。
FIG. 5 is a partially enlarged view showing the structure of a column scan type dot matrix display device. In the drawing, D1, D2, . . . are digit electrodes corresponding to respective display digits, C1 to C6.
are column electrodes corresponding to each column of display digits, S1
~S9 indicates segment electrodes corresponding to each dot in the vertical direction.

この表示例では、1桁のパターンが横6×縦9
(ドツト)で構成されているため、コラム電極は
C1〜C6の6列に配列されている。また、セグ
メント電極はS1〜S9の9行に配列されてい
る。
In this display example, the 1-digit pattern is 6 horizontal x 9 vertical.
(dots), the column electrodes are arranged in six columns C1 to C6. Further, the segment electrodes are arranged in nine rows S1 to S9.

この第5図の表示装置においては、デイジツト
電極とコラム電極とが共に通電状態にあり、かつ
セグメント選択信号が“1”で与えられるドツト
のみが点灯される。
In the display device of FIG. 5, both the digit electrode and the column electrode are energized, and only the dots to which the segment selection signal is applied as "1" are lit.

次の第6図は、第4図の回路の動作を説明する
ためのタイムチヤートである。図面において、
DISPは表示サイクルを現わすタイミング信号、
その他の波形の符号は、第4図の対応する符号位
置における信号を示す。
The following FIG. 6 is a time chart for explaining the operation of the circuit shown in FIG. 4. In the drawing,
DISP is a timing signal that indicates the display cycle;
Other waveform symbols indicate signals at corresponding symbol positions in FIG.

次に、この第4図の回路を用いて、第1図の表
示例のように、独語「Mu¨nchem」を表示する場
合の動作について説明する。
Next, using the circuit shown in FIG. 4, the operation when displaying the German word "Mu¨nchem" as in the display example shown in FIG. 1 will be explained.

表示データは、外部のCPUから、入出力ポー
ト1を介して、データバツフアメモリ2へ転送さ
れて記憶されている。その状態は、先の第3図に
関連して説明したとおりである。
Display data is transferred from an external CPU to a data buffer memory 2 via an input/output port 1 and stored therein. The state is as described in connection with FIG. 3 above.

データバツフアメモリ2へ貯えられた表示デー
タは、重ね合せコードMSBとともに、表示サイ
クルDISPにおいて、クロツクパルスΦによつて
駆動されるアドレスカウンタ3により順次読出さ
れ、バツフアメモリ4へ転送される。バツフアメ
モリ4に保持された表示データLSBは、キヤラ
クタジエネレータ5のパターンブロツクを示すア
ドレスコードとなる。
The display data stored in the data buffer memory 2 is sequentially read out by the address counter 3 driven by the clock pulse Φ and transferred to the buffer memory 4 together with the superimposed code MSB in the display cycle DISP. The display data LSB held in the buffer memory 4 becomes an address code indicating a pattern block of the character generator 5.

キヤラクタジエネレータ5は、第1図の表示を
行う場合には、横5×縦9(ビツト)のマトリツ
クス構成で1パターンを記憶しており、行方向す
なわち横方向へ5ビツトの文字コラムと1ビツト
のスペースコラムとなるように、計6コラム送出
される。このコラム送出を制御するのは、コラム
カウンタ6であり、この場合には6進カウンタが
用いられる。このコラムカウンタ6の出力は、デ
コーダ8とドライバ12を通して、表示装置のコ
ラム選択信号C1〜C6としても用いられてい
る。
When performing the display shown in FIG. 1, the character generator 5 stores one pattern in a matrix configuration of 5 horizontally by 9 vertically (bits), and stores a character column of 5 bits in the row direction, that is, in the horizontal direction. A total of six columns are sent out, making up a 1-bit space column. The column counter 6 controls this column sending, and in this case, a hexadecimal counter is used. The output of this column counter 6 is also used as column selection signals C1 to C6 of the display device through a decoder 8 and a driver 12.

また、このコラムカウンタ6のオーバーフロー
信号は、アンドゲート回路G4の出力となり、デ
ータバツフア2のアドレスカウンタ3をインクリ
メントする。そのため、データバツフア2から
は、次の表示データが出力される。
Further, the overflow signal of the column counter 6 becomes the output of the AND gate circuit G4, and the address counter 3 of the data buffer 2 is incremented. Therefore, the data buffer 2 outputs the following display data.

これに対して、デイジツトカウンタ7は、重ね
合せコードMSBがノーマル表示を指示する“0”
のときと、重ね合せ表示を指示する“1”のとき
とで、異なる動作を行う。すなわち、重ね合せコ
ードMSBが“0”のときは、インバータG1の
出力が“1”となるので、アンドゲート回路G5
のゲートが開かれ、コラムカウンタ6のオーバー
フロー信号によるアンドゲート回路G4の出力が
デイジツトカウンタ7をインクリメントさせ、表
示の桁送りが行われる。しかし、重ね合せ表示を
指示する“1”のときは、アンドゲート回路G5
のゲートは閉じられるので、同一の表示桁の選択
が続けられる。
On the other hand, the digit counter 7 has a superimposition code MSB of "0" indicating normal display.
Different operations are performed depending on whether the flag is "1" or "1", which instructs superimposed display. That is, when the superposition code MSB is "0", the output of the inverter G1 is "1", so the AND gate circuit G5 is
gate is opened, and the output of the AND gate circuit G4 in response to the overflow signal of the column counter 6 increments the digit counter 7, and the display is shifted. However, when it is "1" indicating overlapping display, the AND gate circuit G5
gate is closed, so selection of the same display digit continues.

初期状態においては、アドレスカウンタ3、コ
ラムカウンタ6、およびデイジツトカウンタ7
は、すべて“0”の状態にされている。そのた
め、アドレスカウンタ3の出力AC=0によつて、
データバツフアメモリ2では、最初のデータ
「M」のコードが出力されており、このコードが
バツフアメモリ4に保持される。このバツフアメ
モリ4は、1桁分の表示が行われる間、キヤラク
タジエネレータ5のアドレスを保持するととも
に、重ね合せコードMSBをも保持するためのメ
モリであり、初期状態では、バターン「M」のア
ドレスを指定している。
In the initial state, address counter 3, column counter 6, and digit counter 7
are all set to "0". Therefore, due to the output AC=0 of address counter 3,
In the data buffer memory 2, the code of the first data "M" is output, and this code is held in the buffer memory 4. This buffer memory 4 is a memory for holding the address of the character generator 5 while displaying one digit, and also holds the superposition code MSB, and in the initial state, the pattern "M" is Specifying the address.

また、デイジツトカウンタ7は、その出力
“0”により、表示装置の1桁目D1を選択して
いる。
Further, the digit counter 7 selects the first digit D1 of the display device by its output "0".

そして、コラムカウンタ6の出力“0”によつ
て、キヤラクタジエネレータ5の1列目C1が指
定されているパターン「M」の場合、重ね合せコ
ードMSBは、ノーマル表示も指示する“0”で
あるから、インバータG1の出力が“1”とな
り、アンドゲート回路群9のゲートが開かれてい
る。
In the case of the pattern "M" in which the first column C1 of the character generator 5 is specified by the output "0" of the column counter 6, the superposition code MSB is "0" which also indicates normal display. Therefore, the output of inverter G1 becomes "1", and the gate of AND gate circuit group 9 is opened.

したがつて、パターン「M」の縦1列分の全9
ドツトパターンは、このアンドゲート回路群9か
らオアゲート回路群11を介してセグメント電極
S1〜S9へそれぞれ送出される。同時に、この
コラムカウンタ6の出力“0”は、デコーダ8、
ドライバ12を介してコラム電極の1列目C1を
選択している。
Therefore, total 9 for one vertical column of pattern "M"
The dot patterns are sent from AND gate circuit group 9 to segment electrodes S1 to S9 via OR gate circuit group 11, respectively. At the same time, the output “0” of this column counter 6 is sent to the decoder 8,
The first column C1 of the column electrodes is selected via the driver 12.

このようにして、表示装置の1桁目D1の1列
目C1へ、パターン「M」の1列目が点灯表示さ
れることになる。
In this way, the first column of the pattern "M" is illuminated and displayed in the first column C1 of the first digit D1 of the display device.

次に、クロツクパルスΦが発生されると、コラ
ムカウンタ6は1回カウントアツプされて出力
“1”となり、キヤラクタジエネレータ5とコラ
ム電極の2列目C2が選択されて、パターン
「M」の2列目の点灯表示が行われる。
Next, when the clock pulse Φ is generated, the column counter 6 is counted up once and becomes the output "1", and the character generator 5 and the second column C2 of the column electrode are selected and the pattern "M" is selected. A lighting display is performed in the second column.

同様な動作は、クロツクパルスΦが発生される
毎に繰返えされ、4個目のクロツクパルスにより
コラムカウンタ6の出力が“4”となつて、5列
目C5の点灯表示が行われる。このようにして、
1桁目D1の全5列C1〜C5の点灯表示が終了
する。
A similar operation is repeated every time a clock pulse Φ is generated, and the output of the column counter 6 becomes "4" by the fourth clock pulse, and the fifth column C5 is lit. In this way,
The lighting display of all five columns C1 to C5 of the first digit D1 ends.

次のクロツクパルスΦが発生される時点では、
コラムカウンタ6はさらに1回カウントアツプさ
れて、6列目C6を選択するが、キヤラクタジエ
ネレータ5には該当するアドレスがないので無効
とされ、パターン出力は発生されず、スペースが
確保される。なお、このときのコラムカウンタ6
の出力(A1〜A3)は「011」となり、アンドゲー
ト回路G4から出力“1”が発生されて、アドレ
スカウンタ3をカウントアツプさせ、アドレスカ
ウンタ3の出力はAC=1となる。そのため、デ
ータバツフア2からは、2桁目の「u」のコード
が出力されて、バツフアメモリ4に保持される。
At the time when the next clock pulse Φ is generated,
The column counter 6 is counted up one more time and selects the 6th column C6, but since there is no corresponding address in the character generator 5, it is invalidated, no pattern output is generated, and space is secured. . Note that the column counter 6 at this time
The output (A 1 -A 3 ) becomes "011", and the output "1" is generated from the AND gate circuit G4, causing the address counter 3 to count up, and the output of the address counter 3 becomes AC=1. Therefore, the data buffer 2 outputs the second digit "u" code and stores it in the buffer memory 4.

先のパターン「M」の場合、重ね合せコード
MSBはノーマル表示を指示する“0”で与えら
れているので、アンドゲート回路G4の出力
“1”により、アンドゲート回路G5からも出力
“1”が発生されて、デイジツトカウンタ7もカ
ウントアツプされ、デイジツト選択信号は2桁目
D2となる。したがつて、表示装置では、2桁目
の点灯表示が可能となる。
In the case of the previous pattern "M", the superposition code
Since the MSB is given as "0" which indicates normal display, the output "1" of the AND gate circuit G4 causes the output "1" to be generated from the AND gate circuit G5, and the digit counter 7 also starts counting up. The digit selection signal becomes the second digit D2. Therefore, the display device can display the second digit by lighting.

しかし、2桁目「u」の重ね合せコードMSB
は“1”であるから、インバータG1の出力によ
つてアンドゲート回路群9はインヒビツトされ、
セグメント選択信号S1〜S9は発生されない。
その結果、2桁目の点灯表示は行われない。
However, the superposition code MSB of the second digit "u"
Since is "1", the AND gate circuit group 9 is inhibited by the output of the inverter G1,
Segment selection signals S1-S9 are not generated.
As a result, the lighting display of the second digit is not performed.

そして、クロツクパルスΦが発生される毎にキ
ヤラクタジエネレータ5から送出されるパターン
出力は、すべて一時記憶用パターンメモリ10へ
貯えられる。
All pattern outputs sent from the character generator 5 every time the clock pulse Φ is generated are stored in the pattern memory 10 for temporary storage.

一時記憶用パターンメモリ10は、この実施例
では、横6×縦9(ビツト)で構成されており、
コラムカウンタ6と同りクロツクパルスΦで駆動
され、排き出し一方向のメモリである。
In this embodiment, the temporary storage pattern memory 10 is composed of 6 bits horizontally and 9 bits vertically.
Like the column counter 6, it is driven by a clock pulse Φ and is a one-way discharge memory.

このパターンメモリ10へ「u」のパターンが
すべて記憶されると、次のクロツクパルスΦによ
りコラムカウンタ6からオーバーフロー出力が発
生されて、アンドゲート回路G4から出力“1”
が発生される。そのため、アドレスカウンタ3の
出力はAC=2となり、データバツフア2から3
桁目「¨」のコードが送出される。
When all the "u" patterns are stored in the pattern memory 10, an overflow output is generated from the column counter 6 by the next clock pulse Φ, and an output "1" is generated from the AND gate circuit G4.
is generated. Therefore, the output of address counter 3 becomes AC=2, and data buffer 2 to 3
The code in digit “¨” is sent.

この「¨」の重ね合せコードMSBは“0”で
あるから、キヤラクタジエネレータ5のパターン
出力は、アンドゲート回路群9を通つてオアゲー
ト回路群11へ送られる。同時に、一時記憶用パ
ターンメモリ10からは、先の「u」のパターン
出力がオアゲート回路群11へ送られており、こ
のオアゲート回路群11によつて加算されたドツ
トパターン出力が、1列毎にセグメント電極S1
〜S9へ送出されて、2桁目D2の各列C1〜C
5へ点灯表示される。
Since the superposition code MSB of "¨" is "0", the pattern output of the character generator 5 is sent to the OR gate circuit group 11 through the AND gate circuit group 9. At the same time, the pattern output of the previous "u" is sent from the temporary storage pattern memory 10 to the OR gate circuit group 11, and the dot pattern output added by this OR gate circuit group 11 is added column by column. Segment electrode S1
~S9, each column C1~C of the second digit D2
5 will be lit and displayed.

このようにして、重ね合せ文字「u¨」の表示が
行われ、このサイクルの終りでは、重ね合せコー
ドMSBが“0”のため、アドレスカウンタ3と
ともにデイジツトカウンタ7もカウントアツプさ
れて、次の表示桁へ移る。
In this way, the superimposed character "u¨" is displayed, and at the end of this cycle, since the superposed code MSB is "0", the digit counter 7 is incremented along with the address counter 3, and the next Move to the displayed digit.

このように、入力される表示データについて、
次の文字記号と重ね合せて表示したい文字記号の
重ね合せコードMSBを“1”とすれば、第4図
の回路によつて、同一表示桁へ重複して表示させ
ることができる。こは、第2図に示した重ね合せ
文字「」「」等の表示においても、全く同様
である。
In this way, regarding the input display data,
If the superimposition code MSB of the character symbol to be displayed superimposed on the next character symbol is set to "1", the circuit shown in FIG. 4 allows the character symbol to be displayed redundantly on the same display digit. This is exactly the same in the display of superimposed characters "", "", etc. shown in FIG.

なお、この第4図の回路では、一時記憶用パタ
ーンメモリ10は1個だけ用いられているが、こ
のようなパターンメモリを複数個並列的に設けて
おけば、3以上の重ね合せ文字を1桁へ表示させ
ることも可能である。
In the circuit shown in FIG. 4, only one temporary memory pattern memory 10 is used, but if a plurality of such pattern memories are provided in parallel, three or more superimposed characters can be stored in one It is also possible to display it in digits.

また、この実施例では、コラムスキヤン方式に
ついて説明した。しかし、ロウスキヤン方式の場
合には、表示1桁毎に1ライン分のドツトパター
ンをパラレルシリアル変換して出力する点が相異
するだけであり、ロウスキヤン方式の場合には、
重ね合せコードMSBで指示された表示データを
重ね合せ表示するために、1桁1ライン分のドツ
トパターンを一時記憶用パターンメモリへ貯えて
おき、次の1桁1ライン分のドツトパターンと加
算してXドツトバツフアメモリへ送出するように
すれば、コラムスキヤン方式の場合と同様に実施
することができる。
Further, in this embodiment, a column scan method has been described. However, in the case of the low scan method, the only difference is that one line of dot patterns is converted from parallel to serial and output for each digit of the display, and in the case of the low scan method,
In order to superimpose and display the display data specified by the superimposition code MSB, the dot pattern for each digit and one line is stored in the temporary storage pattern memory and added to the dot pattern for the next one digit and one line. If the data is sent to the X dot buffer memory, it can be implemented in the same way as the column scan method.

以上に詳細に説明したとおり、この発明の表示
制御方法では、表示画面上にドツト構成されたア
ルフアニユーメリツク文字を表示する文字表示装
置において、この表示装置へ転送される表示デー
タLSBに、その文字信号が重ね合せ文字である
か否かを指示するビツト情報MSBを付加し、こ
の指示ビツト情報MSBの検出結果によつて重ね
合せ表示文字の場合には表示桁の桁送りを停止さ
せるとともに、1桁分の表示パターンが記憶可能
な一時記憶パターンメモリへその表示パターンを
記憶させ、次のノーマル表示の表示パターンとと
もに、論理オアゲート回路により加算して、表示
装置の各セグメント電極へ供給するようにしてい
る。
As explained in detail above, in the display control method of the present invention, in a character display device that displays alphanumeric characters configured as dots on a display screen, the LSB of display data transferred to this display device is Bit information MSB indicating whether or not the character signal is a superimposed character is added, and based on the detection result of this instruction bit information MSB, if the character signal is a superimposed display character, the shift of the display digits is stopped, The display pattern is stored in a temporary storage pattern memory that can store display patterns for one digit, and added together with the display pattern of the next normal display by a logic OR gate circuit, and then supplied to each segment electrode of the display device. ing.

したがつて、キヤラクタジエネレータ等のパタ
ーン発生器に記憶された表示パターンを組み合わ
せて重ね合せ文字を表示させることができ、同一
容量のキヤラクタジエネレータ等のパターン発生
器へ記憶させるパターンを多様化させ、独語や仏
語等の諸外国の特殊文字についても、同一のパタ
ーン発生器を共通に使用することが可能となる。
そして、複合される文字や記号は、入力される表
示データへ付加された重ね合せ指示ビツトMSB
の変更だけで、パターン発生器に記憶されている
すべての文字記号について可能となる。その上、
そのために使用される表示制御回路等も比較的簡
単であるから、表示装置のコストも全体として低
下される、等の多くの優れた効果が達成される。
Therefore, display patterns stored in pattern generators such as character generators can be combined to display overlapping characters, and patterns stored in pattern generators such as character generators with the same capacity can be stored in a variety of ways. This makes it possible to use the same pattern generator for special characters from other countries such as German and French.
The characters and symbols to be compounded are the superimposition instruction bit MSB added to the input display data.
This is possible for all character symbols stored in the pattern generator by simply changing . On top of that,
Since the display control circuit used for this purpose is also relatively simple, many excellent effects can be achieved, such as the overall cost of the display device being reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図と第2図はこの発明の表示制御方法によ
つて複合表示可能な文字の表示例、第3図はこの
発明の表示制御方法に用いられる表示データのフ
オーマツト、第4図はこの発明の表示制御方法を
コラムスキヤン方式の表示装置へ実施する場合に
用いられる表示インターフエース部の回路構成の
一例を示すブロツク図、第5図はコラムスキヤン
タイプのドツトマトリツクス型表示装置の構成を
示す部分拡大図、第6図は第4図の回路の動作を
説明するためのタイムチヤートである。 図面において、1は入出力ポート、2は表示デ
ータを記憶するRAM等のバツフアメモリ、3は
表示データバツフア2のアドレスカウンタ、4は
表示データを1桁表示の時間だけ保持するバツフ
アメモリ、5はコラムスキヤンタイプのキヤラク
タジエネレータ、6はコラムカウンタ、7はデイ
ジツトカウンタ、8はデコーダ、9はアンドゲー
ト回路群、10は一時記憶用パターンメモリ、1
1はオアゲート回路群、12はドライバ、13は
デコーダ・ドライバを示す。
1 and 2 are display examples of characters that can be displayed in combination by the display control method of the present invention, FIG. 3 is a format of display data used in the display control method of the present invention, and FIG. 4 is a display example of the present invention. FIG. 5 is a block diagram showing an example of the circuit configuration of a display interface section used when implementing the display control method of FIG. The partially enlarged view of FIG. 6 is a time chart for explaining the operation of the circuit of FIG. 4. In the drawing, 1 is an input/output port, 2 is a buffer memory such as RAM that stores display data, 3 is an address counter for the display data buffer 2, 4 is a buffer memory that holds display data for the time required to display one digit, and 5 is a column scan type. 6 is a column counter, 7 is a digit counter, 8 is a decoder, 9 is an AND gate circuit group, 10 is a pattern memory for temporary storage, 1
1 is an OR gate circuit group, 12 is a driver, and 13 is a decoder/driver.

Claims (1)

【特許請求の範囲】[Claims] 1 表示画面上にドツト構成されたアルフアニユ
ーメリツク文字を表示する文字表示装置におい
て、表示データに重ね合せ文字であることを指示
する指示情報を付加し、データ表示に際して前記
指示情報を検出する指示情報検出手段と、該指示
情報検出手段の検出結果により重ね合せを制御す
る重ね合せ制御手段とを設け、通常は前記表示デ
ータによる1桁分の表示パターンを表示し、前記
指示情報が重ね合せ表示を指示するものであると
きは、前記重ね合せ制御手段により前記表示デー
タによる1桁分の表示パターンと次の表示データ
による1桁分の表示パターンとを重ね合せて1桁
分の表示パターンとして表示することを特徴とす
る表示制御方法。
1. In a character display device that displays alphanumeric characters composed of dots on a display screen, an instruction to add instruction information to display data indicating that the character is a superimposed character, and to detect the instruction information when displaying the data. Information detection means and superposition control means for controlling superposition based on the detection result of the instruction information detection means are provided, and normally a one-digit display pattern based on the display data is displayed, and the instruction information is displayed in superposition. , the superimposition control means superimposes a display pattern for one digit based on the display data and a display pattern for one digit based on the next display data and displays it as a display pattern for one digit. A display control method characterized by:
JP10566979A 1979-08-20 1979-08-20 Indication control system for combined characters Granted JPS5630180A (en)

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JPS5630180A JPS5630180A (en) 1981-03-26
JPS6335033B2 true JPS6335033B2 (en) 1988-07-13

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