JPS6125155B2 - - Google Patents

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JPS6125155B2
JPS6125155B2 JP52050521A JP5052177A JPS6125155B2 JP S6125155 B2 JPS6125155 B2 JP S6125155B2 JP 52050521 A JP52050521 A JP 52050521A JP 5052177 A JP5052177 A JP 5052177A JP S6125155 B2 JPS6125155 B2 JP S6125155B2
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JP
Japan
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busbars
discharge
panel
self
pulse
Prior art date
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Application number
JP52050521A
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Japanese (ja)
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JPS53135521A (en
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Kenji Murase
Hiroyuki Ishizaki
Hisashi Yamaguchi
Hirobumi Kashiwara
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to NL7712743A priority patent/NL7712743A/en
Priority to IT29999/77A priority patent/IT1089049B/en
Priority to DE2752744A priority patent/DE2752744C2/en
Priority to FR7735743A priority patent/FR2372483A1/en
Priority to SU772558403A priority patent/SU1103808A3/en
Priority to GB49956/77A priority patent/GB1589685A/en
Priority to US05/856,035 priority patent/US4132924A/en
Publication of JPS53135521A publication Critical patent/JPS53135521A/en
Publication of JPS6125155B2 publication Critical patent/JPS6125155B2/ja
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  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

【発明の詳細な説明】 本発明は、単位周期の複数の基本パルス列を、
単位周期毎に順次切換えて、各母線に供給するセ
ルフシフト型ガス放電パネルの駆動方法に関する
ものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention provides a method for generating a plurality of basic pulse trains of a unit period.
The present invention relates to a method of driving a self-shifting gas discharge panel that supplies electricity to each bus bar by switching sequentially every unit period.

AC放電セルフシフト型のガス放電パネルは、
入力情報に従つて発生させた放電スポツトを、比
較的パルス幅の広いパルス電圧によつて隣接放電
点へシフトさせ、放電スポツトをシフトさせた後
の放電点に比較的パルス幅の狭いパルス電圧を印
加して壁電荷を消去させるものである。従つて、
少なくとも、2種類のパルス電圧を必要とし、且
つ各相毎にパルス列を分配供給することが必要で
ある。
AC discharge self-shifting gas discharge panel is
A discharge spot generated according to input information is shifted to an adjacent discharge point using a pulse voltage with a relatively wide pulse width, and a pulse voltage with a relatively narrow pulse width is applied to the discharge point after shifting the discharge spot. It is applied to erase wall charges. Therefore,
At least two types of pulse voltages are required, and it is necessary to distribute and supply the pulse train for each phase.

従来は、このようなパルス電圧を、それぞれの
パルス電圧に対応したゲート信号を各相毎に用意
して、そのゲート信号によるゲート制御によつて
発生させるものであつた。従つて、相数が多い場
合、或いは単位周期毎のパルス数及びパルス種類
が多くなると、各相間の位相関係を所望の関係に
維持してパルス電圧を供給することが困難とな
り、駆動回路の構成も複雑となる欠点があつた。
特に、クロスオーバ部分が全くない電極構造のセ
ルフシフト型のガス放電パネルが、例えば、特願
昭51―82410号として提案されているが、このよ
うなガス放電パネルの駆動に於いては、単位周期
のパルス列が各相に対して回転する関係で分配さ
れる必要があるから、回路構成が一層複雑とな
る。
Conventionally, such pulse voltages were generated by preparing gate signals corresponding to each pulse voltage for each phase and performing gate control using the gate signals. Therefore, when the number of phases is large, or when the number of pulses per unit cycle and the types of pulses are large, it becomes difficult to supply pulse voltage while maintaining the desired phase relationship between each phase, and the configuration of the drive circuit becomes difficult. It also had the disadvantage of being complicated.
In particular, a self-shifting gas discharge panel with an electrode structure that has no crossover portion has been proposed, for example, in Japanese Patent Application No. 51-82410. The circuit configuration becomes more complex because the periodic pulse train must be distributed in a rotating relationship with respect to each phase.

そこで、予め定められた単位周期毎に、少なく
とも2種類のパルス列を少なくとも相数に対応し
た導体ライン上に繰り返し発生する回路を設け、
単位周期毎に各導体ライン上に発生させたパルス
列を各相に順次規則的に回転させる関係で分配供
給する駆動方法を先に提案した。これは、特願昭
51―144142号の発明(特公昭58―32713号公報参
照)であり、その実施例について簡単に説明する
と、第1図の要部電極配置説明図及び第1図のB
―B線に沿つた第2図の要部断面図に示すME
(Meader Electrode)型のセルフシフト型ガス放
電パネルに適用した場合、第3図に示す駆動波形
が印加される。各図に於いて、1,2はガラス等
の基板、3,4は低融点ガラス等の誘電体層、5
はネオンに少量のクセノンを混合したガス(Ne
+Xe)を封入した放電ガス封入空間、X1,X
2,Y1,Y2は母線、x11,x12,…x2
1,x22,…y11,y12,…y21,y2
2,…は電極、W1,W2は書込電極、SC1,
SC2はシフトチヤネル、w1,ai,bi,ci,di
(i=1,2,3,…)は放電点、VWは書込電
極に印加するパルス電圧波形、VY1,VX1,
VY2,VX2は母線Y1,X2,Y2,X2に印
加するパルス電圧波形、A,B,C,Dはそれぞ
れ(X1―Y1)、(X1―Y2)、(X2―Y
2)、(X2―Y1)の組合せの母線に接続された
電極間の放電点に印加されるパルス電圧波形、
T1〜T4は単位周期、WPは書込パルス、SPはシ
フトパルス、EPは消去パルス、OPはオーバラツ
プパルスである。
Therefore, a circuit is provided that repeatedly generates at least two types of pulse trains on conductor lines corresponding to at least the number of phases in each predetermined unit period,
We have previously proposed a driving method in which a pulse train generated on each conductor line every unit period is distributed and supplied to each phase in a sequentially regular rotating relationship. This is Tokugansho
It is the invention of No. 51-144142 (see Japanese Patent Publication No. 58-32713), and its embodiments are briefly described below.
-ME shown in the cross-sectional view of the main part in Figure 2 along line B
When applied to a (Meader Electrode) type self-shifting gas discharge panel, a driving waveform shown in FIG. 3 is applied. In each figure, 1 and 2 are substrates such as glass, 3 and 4 are dielectric layers such as low melting point glass, and 5
is a gas (Ne) that is a mixture of neon and a small amount of xenon.
+Xe) discharge gas filled space, X1,
2, Y1, Y2 are bus lines, x11, x12,...x2
1, x22,...y11, y12,...y21, y2
2,... are electrodes, W1, W2 are write electrodes, SC1,
SC2 is shift channel, w1, ai, bi, ci, di
(i=1,2,3,...) is the discharge point, VW is the pulse voltage waveform applied to the write electrode, VY1, VX1,
VY2, VX2 are pulse voltage waveforms applied to bus lines Y1, X2, Y2, X2, A, B, C, D are (X1-Y1), (X1-Y2), (X2-Y
2), a pulse voltage waveform applied to the discharge point between the electrodes connected to the bus bar of the combination (X2-Y1),
T1 to T4 are unit periods, WP is a write pulse, SP is a shift pulse, EP is an erase pulse, and OP is an overlap pulse.

第3図に於ける単位周期T1〜T4に於いて、そ
れぞれ〜で示すパルス列が順次回転するよう
に各相に分配されている。それによつて、例え
ば、単位周期T4に於ける書込パルスWPが書込電
極W1に印加されたとすると、放電点w1に発生
した放電スポツトは、次の単位周期T1に於いて
電極x11,y11間の放電点a1にシフトし、
次の単位周期T2に於いて電極x11,y21間
の放電点b1にシフトし、以下同様にして、放電
点c1,d1,a2,…の配列のシフトチヤネル
SC1に沿つて放電スポツトのシフトが行われ
る。
In unit periods T 1 to T 4 in FIG. 3, pulse trains indicated by ˜ are distributed to each phase so as to rotate sequentially. As a result, for example, if the write pulse WP in the unit period T4 is applied to the write electrode W1, the discharge spot generated at the discharge point w1 will be applied to the electrode x11, Shift to the discharge point a1 between y11,
In the next unit period T2 , shift to the discharge point b1 between the electrodes x11 and y21, and in the same manner, shift channel of the array of discharge points c1, d1, a2,...
The discharge spot is shifted along SC1.

第4図は第3図に示すパルス列を発生させる為
の回路を示し、カウンタ回路ユニツト10、基本
パルス列発生回路ユニツト20、ローテーシヨン
回路30及び制御回路ユニツト40から構成され
ている。カウンタ回路ユニツト10は、クロツク
パルス発生器(CL)11と、4ビツトカウンタ
(4bit CNT(1),(2))12,13とからなり、その
4ビツトカウンタ12の上位3ビツトt1〜t3
が基本パルス列発生回路ユニツト20のデコーダ
(DEC)21に加えられ、下位1ビツトt4が4
ビツトカウンタ13の入力となると共に、基本パ
ルス列発生回路ユニツト20に加えられている。
FIG. 4 shows a circuit for generating the pulse train shown in FIG. 3, and is composed of a counter circuit unit 10, a basic pulse train generating circuit unit 20, a rotation circuit 30, and a control circuit unit 40. The counter circuit unit 10 consists of a clock pulse generator (CL) 11 and 4-bit counters (4-bit CNT(1), (2)) 12, 13, and the upper three bits t1 to t3 of the 4-bit counter 12
is added to the decoder (DEC) 21 of the basic pulse train generation circuit unit 20, and the lower one bit t4 is
It serves as an input to the bit counter 13 and is also added to the basic pulse train generation circuit unit 20.

基本パルス列発生回路ユニツト20は、デコー
ダ21、オアゲート22,29、ワンシヨツトマ
ルチバイブレータ(O/S)23〜25、インバ
ータ26、アンドゲート27,28により構成さ
れている。このデコーダ21出力の1(9),2(10),
5(13),6(14)は、オアゲート22に加えられる
ものであるが、それぞれ4ビツトカウンタ12の
上位3ビツトt1〜t3の16計数出力に対応した
出力を示すすものである。ワンシヨツトマルチバ
イブレータ23,25は消去パルスEPのパルス
幅の出力、ワンシヨツトマルチバイブレータ24
はオーバラツプパルスOPのパルス幅の出力を発
生するものである。従つて、基本パルス列発生回
路ユニツト20からは第3図の単位周期に於ける
パルス列〜が発生させることになる。
The basic pulse train generating circuit unit 20 is composed of a decoder 21, OR gates 22, 29, one shot multivibrators (O/S) 23-25, an inverter 26, and AND gates 27, 28. 1(9), 2(10) of this decoder 21 output,
5(13) and 6(14) are added to the OR gate 22, and represent outputs corresponding to 16 count outputs of the upper three bits t1 to t3 of the 4-bit counter 12, respectively. One shot multivibrator 23, 25 outputs the pulse width of erase pulse EP, one shot multivibrator 24
generates an output with the pulse width of the overlap pulse OP. Therefore, the basic pulse train generating circuit unit 20 generates the pulse train .about. in the unit period shown in FIG.

ローテーシヨン回路30は、アンドゲート31
1〜314,321〜324,331〜334,
341〜344、オアゲート31〜34及びデコ
ーダ(DEC)35から構成され、デコーダ35
の出力によつて、母線Y1,X1,Y2,X2に
それぞれ単位周期毎に母線列〜が分配供給さ
れる。
The rotation circuit 30 includes an AND gate 31
1-314, 321-324, 331-334,
341 to 344, OR gates 31 to 34, and a decoder (DEC) 35.
By the output of , the busbar rows .about. are distributed and supplied to the busbars Y1, X1, Y2, and X2 for each unit period.

制御回路ユニツト40は、フリツプフロツプ
(FF)41,42,45、3ビツトカウンタ
(3bit CNT)43、ナンドゲート44、アンドゲ
ート46、ワンシヨツトマルチバイブレータ
(O/S)47及びインバータから構成され、4
ビツトカウンタ13の第2ビツト目の出力t22
によつて動作する2段シフトレジスタ構成のフリ
ツプフロツプ41,42の各段の出力A,Bがロ
ーテーシヨン回路30のデコーダ35に加えられ
る。従つて、デコーダ35の出力からは、基本ク
ロツクの16計数目毎に切換わるローテーシヨン信
号がアンドゲート群に加えられる。
The control circuit unit 40 is composed of flip-flops (FF) 41, 42, 45, a 3-bit counter (3-bit CNT) 43, a NAND gate 44, an AND gate 46, a one-shot multivibrator (O/S) 47, and an inverter.
Second bit output t22 of bit counter 13
Outputs A and B of each stage of flip-flops 41 and 42 having a two-stage shift register structure operated by the above are applied to a decoder 35 of a rotation circuit 30. Therefore, from the output of the decoder 35, a rotation signal that switches every 16th count of the basic clock is applied to the AND gate group.

又3ビツトカウンタ43は、5×7ドツトのパ
ターンで文字の書込制御を行う場合に用いられる
もので、第1図及び第2図に示すME型のセルフ
シフト型ガス放電パネルに於いては、4個目毎の
放電点が組となつて放電スポツトがシフトされる
ので、4単位周期が1回転となり、7個のシフト
チヤネルに対して5回のローテーシヨンを行うこ
とにより、1文字分の書込みが行われる。その場
合、文字間に2ライン分のスペースをとれば、8
回目のローテーシヨンが次の文字の書込タイミン
グとなる。
The 3-bit counter 43 is used to control character writing in a 5 x 7 dot pattern, and is used in the ME type self-shift gas discharge panel shown in Figures 1 and 2. , the discharge spots are shifted by forming a set of every 4th discharge point, so 4 unit periods are 1 rotation, and by performing 5 rotations for 7 shift channels, one character can be rotated. is written. In that case, if you leave two lines of space between the characters, 8
The second rotation is the writing timing for the next character.

従つて、3ビツトカウンタ43が8計数して各
出力が“1”となると、ナンドゲート44の出力
が“0”となつて、アンドゲート46が閉じら
れ、4ビツトカウンタ13の第4ビツト目の出力
t24をクロツクとしてフリツプフロツプ45に
加え、ストローブ信号STBが“1”となること
により、フリツプフロツプ45がリセツトされ、
そのリセツト出力でワンシヨツトマルチバイブレ
ータ47がトリガされ、その出力で3ビツトカウ
ンタ43がリセツトされ、初期状態に戻ることに
なる。
Therefore, when the 3-bit counter 43 counts 8 and each output becomes "1", the output of the NAND gate 44 becomes "0", the AND gate 46 is closed, and the fourth bit of the 4-bit counter 13 is counted. The output t24 is applied as a clock to the flip-flop 45, and the strobe signal STB becomes "1", thereby resetting the flip-flop 45.
The one-shot multivibrator 47 is triggered by the reset output, and the 3-bit counter 43 is reset by the output, returning to the initial state.

本発明は、前述の如き先に提案された駆動方法
を改善し、一層簡単な構成で駆動できる方法を提
供することを目的とするものである。以下実施例
について詳細に説明する。
It is an object of the present invention to improve the previously proposed driving method as described above and to provide a method that can be driven with a simpler configuration. Examples will be described in detail below.

第5図は本発明の実施例のブロツク図であり、
第4図と同一符号は同一部分を示す。この実施例
は、基本パルス列発生回路ユニツト20とローテ
ーシヨン回路30とをROM(リードオンリメモ
リ)52で構成したものである。カウンタ回路ユ
ニツト10は、クロツク発生器101と8ビツト
カウンタ102とを有し、制御回路ユニツト40
は、フリツプフロツプ401、アンドゲート40
2,403及びインバータを有し、回路ユニツト
50は、アドレスデコーダ51とROM52とを
有するものである。ROM52は、例えば、4×
256の構成であり、各256ビツト列は、前記4本の
母線(Y1,X1,Y2,X2)に対応してそれ
ぞれ64ビツト宛単位行記憶域に区分されている。
そして、その記憶内容は、第6図に示すように、
0〜63番地の単位行記憶域では、最小単位周期
T0の4つの基本パルス列〜が記憶され、こ
の最小単位周期T0に引き続く3つの単位行記憶
域では、最小単位周期T1〜T3の4つの基本パル
ス列〜が、前の単位行記憶域の内容とは順序
が順次入れ換えられた形式でそれぞれ記憶されて
いる。
FIG. 5 is a block diagram of an embodiment of the present invention;
The same reference numerals as in FIG. 4 indicate the same parts. In this embodiment, a basic pulse train generation circuit unit 20 and a rotation circuit 30 are constructed by a ROM (read only memory) 52. The counter circuit unit 10 has a clock generator 101 and an 8-bit counter 102, and a control circuit unit 40.
is a flip-flop 401, an AND gate 40
The circuit unit 50 has an address decoder 51 and a ROM 52. The ROM 52 is, for example, 4×
Each 256-bit string is divided into 64-bit unit row storage areas corresponding to the four bus lines (Y1, X1, Y2, X2).
The memory contents are as shown in Figure 6.
In the unit row storage area at addresses 0 to 63, the minimum unit cycle is
Four basic pulse trains ~ with T 0 are stored, and in the three unit row storage areas following this minimum unit period T 0 , four basic pulse trains ~ with minimum unit periods T 1 ~ T 3 are stored in the previous unit row storage area. The contents are stored in a format in which the order is sequentially changed.

ストローブ信号STBが“0”ならば、フリツ
プフロツプ401はセツト状態となり、8ビツト
カウンタ102の出力は総てアドレスデコーダ5
1に加えられるから、第6図に示すROM52の
0〜255番地の内容が順次並列に読出されて、母
線Y1,X1,Y2,X2に加えられる。そし
て、これによつて、前述したガス放電パネルに於
ける放電スポツトのシフト動作が実行される。
If the strobe signal STB is "0", the flip-flop 401 is in the set state, and all the outputs of the 8-bit counter 102 are sent to the address decoder 5.
1, the contents of addresses 0 to 255 of the ROM 52 shown in FIG. 6 are sequentially read out in parallel and added to the bus lines Y1, X1, Y2, and X2. As a result, the above-described shifting operation of the discharge spots in the gas discharge panel is executed.

又ストローブ信号STBが“1”となると、8
ビツトカウンタ102の最上位ビツト出力が
“1”となつた時に、フリツプフロツプ401が
リセツトされるので、アンドゲート402,40
3が閉じられ、アドレスデコーダ51には8ビツ
トカウンタ102の6ビツト出力のみ加えられ
る。従つて、ROM52の0〜64番地の内容が繰
り返し読出され、単位周期T0が繰り返される。
それによつて、放電スポツトの静止動作が実行さ
れる。
Also, when the strobe signal STB becomes “1”, 8
When the most significant bit output of the bit counter 102 becomes "1", the flip-flop 401 is reset, so the AND gates 402, 40
3 is closed, and only the 6-bit output of the 8-bit counter 102 is applied to the address decoder 51. Therefore, the contents of addresses 0 to 64 of the ROM 52 are repeatedly read out, and the unit period T 0 is repeated.
As a result, a stationary operation of the discharge spot is carried out.

第7図は、ROM52の0〜255番地の内容の読
出しによる単位周期T0〜T3のパルス波形の説明
図であり、VY1,YX1,VY2,YX2はROM
52の読出しによる母線Y1,X1,Y2,X2
への分配パルス波形、VA,VB,VC,VDは括弧
内の母線の組合せの電極間の放電点に印加される
パルス電圧波形、VXWは書込電極への印加パル
ス電圧波形、VWは書込放電点に印加されるパル
ス電圧波形を示し、消去パルスEPは、パルスの
タイミング差を利用して発生させる場合について
示すものである。
FIG. 7 is an explanatory diagram of the pulse waveform of the unit period T 0 to T 3 when reading the contents of addresses 0 to 255 of the ROM 52, and VY1, YX1, VY2, and YX2 are ROM
Bus lines Y1, X1, Y2, X2 by reading 52
VA, VB, VC, VD are the pulse voltage waveforms applied to the discharge point between the electrodes of the busbar combination in parentheses, VXW is the pulse voltage waveform applied to the write electrodes, VW is the write The pulse voltage waveform applied to the discharge point is shown, and the erase pulse EP is shown in the case where it is generated using a timing difference between the pulses.

単位周期T0〜T3の繰り返しにより、単位周期
T0で書込印加パルス電圧によつて発生させた放
電スポツトのシフト動作が行われ、又単位周期
T0のみが繰り返される場合は、放電スポツト
は、既にシフトされた位置の放電点で発生し、静
止表示が行われる。
By repeating the unit period T 0 to T 3 , the unit period
At T 0 , a shift operation of the discharge spot generated by the write applied pulse voltage is performed, and the unit period
If only T 0 is repeated, a discharge spot is generated at a discharge point at an already shifted position, and a static display is performed.

なお、前述の実施例では、ME型のセルフシフ
ト型ガス放電パネルの駆動方法について主として
説明しているが、マトリクス型セルフシフトパネ
ルの駆動は勿論、DC放電形式のセルフシフト型
放電パネルに対しても適用することができるもの
である。
In the above embodiment, the method for driving an ME type self-shifting gas discharge panel is mainly explained, but it can be applied not only to driving a matrix type self-shifting panel but also to a DC discharge type self-shifting discharge panel. can also be applied.

以上説明したように、本発明は、セルフシフト
型ガス放電パネルの駆動に必要な複数の基本パル
ス列を含めて、更にシフト動作及び静止動作を選
択的に実行できるように、所定配列順序の複数の
シリーズな基本パルス列をメモリに記憶させて、
動作モードに対応してメモリの読出しを制御する
ものであるから、セルフシフト型ガス放電パネル
の駆動構成が簡単となり、且つその制御も簡単と
なる利点がある。更に、駆動パルス列パターンの
変更も、メモリの記憶内容を変更することによつ
て、簡単に対処できる利点がある。
As described above, the present invention includes a plurality of basic pulse trains necessary for driving a self-shifting gas discharge panel, and further provides a plurality of basic pulse trains in a predetermined arrangement order so as to selectively execute a shifting operation and a static operation. By storing a series of basic pulse trains in memory,
Since reading of the memory is controlled in accordance with the operation mode, there is an advantage that the drive configuration of the self-shift type gas discharge panel is simple and the control thereof is also simple. Furthermore, there is an advantage that the drive pulse train pattern can be easily changed by changing the contents stored in the memory.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は先に提案されたME型のセルフシフト
型ガス放電パネルの電極配置説明図、第2図は第
1図のB―B線に沿つた断面図、第3図はその駆
動波形説明図、第4図は先に提案された駆動方法
を適用する回路図、第5図は本発明の実施例のブ
ロツク図、第6図はメモリの記憶内容の説明図、
第7図はメモリの記憶内容に対応したパルス波形
説明図である。 10はカウンタ回路ユニツト、20は基本パル
ス列発生回路ユニツト、30はローテーシヨン回
路、40は制御回路ユニツト、201,51はア
ドレスデコーダ、202,52はROMである。
Figure 1 is an explanatory diagram of the electrode arrangement of the previously proposed ME type self-shift gas discharge panel, Figure 2 is a cross-sectional view taken along line B-B in Figure 1, and Figure 3 is an explanation of its driving waveform. 4 is a circuit diagram to which the previously proposed driving method is applied, FIG. 5 is a block diagram of an embodiment of the present invention, and FIG. 6 is an explanatory diagram of the contents stored in the memory.
FIG. 7 is an explanatory diagram of pulse waveforms corresponding to the contents stored in the memory. 10 is a counter circuit unit, 20 is a basic pulse train generation circuit unit, 30 is a rotation circuit, 40 is a control circuit unit, 201 and 51 are address decoders, and 202 and 52 are ROMs.

Claims (1)

【特許請求の範囲】[Claims] 1 放電素子の配列を定める電極が順次規則的に
3本以上の母線に接続されて母線数に対応した3
つ以上の放電素子グループが構成されたセルフシ
フト型ガス放電パネルを備え、前記グループの数
に対応した複数の基本パネル列を所定の単位周期
毎に繰り返し発生し、それらのパネル列をその単
位周期毎に前記各グループの放電素子に関連する
母線対応に順次規則的に回転させる関係で分配供
給するセルフシフト型ガス放電パネルの駆動方法
に於いて、前記母線数に対応した数の記憶列領域
を有するメモリを設け、該メモリの各記憶列領域
を前記母線数に対応した数の単位行記憶域に区分
し、最初の各単位行記憶域に前記複数の基本パル
ス列をそれぞれ1単位周期分として記憶させると
共に、引き続く各単位行記憶域に前記複数の基本
パルス列を予め設定した回転順序に従つてシリー
ズに記憶させ、放電スポツトのシフト動作時は、
前記メモリの各記憶列領域の全内容を並列的に順
次繰り返し読出し、放電スポツトの静止動作時
は、前記メモリの各記憶列領域の一単位行記憶領
域の内容を並列的に順次繰り返し読出して、セル
フシフト型ガス放電パネルを駆動することを特徴
とするセルフシフト型ガス放電パネルの駆動方
法。
1 The electrodes that define the arrangement of the discharge elements are connected to three or more busbars in a regular manner in order and three or more busbars correspond to the number of busbars.
A self-shifting gas discharge panel configured with three or more discharge element groups is provided, and a plurality of basic panel rows corresponding to the number of groups are repeatedly generated every predetermined unit period, and these panel rows are In a method for driving a self-shifting gas discharge panel, a number of storage column areas corresponding to the number of busbars are provided, in which a number of storage column areas corresponding to the number of busbars are distributed and supplied to the discharge elements in each group by sequentially and regularly rotating the discharge elements corresponding to the busbars associated with the respective groups. partitioning each storage column area of the memory into a number of unit row storage areas corresponding to the number of busbars, and storing each of the plurality of basic pulse trains for one unit period in each first unit row storage area; At the same time, the plurality of basic pulse trains are stored in series in each successive unit row storage area according to a preset rotation order, and when the discharge spot is shifted,
The entire contents of each storage column area of the memory are repeatedly and sequentially read out in parallel, and when the discharge spot is in a stationary operation, the contents of one unit row storage area of each storage column area of the memory are repeatedly read out in parallel and sequentially, A method for driving a self-shifting gas discharge panel, the method comprising driving a self-shifting gas discharge panel.
JP5052177A 1976-11-30 1977-04-30 Driving system for multi-phase pulse driving unit Granted JPS53135521A (en)

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