JPS6335007B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は点滅表示の変化に応じてバツテリのチ
エツクを行なうカメラの電圧検出装置に関する。

従来、表示器の点滅状態の変化に応じて電源電
圧の状態を知ることはすでに知られている。この
ような電圧検出装置は積分器を使用し、バツテリ
チエツク操作に応じて積分器で積分を行ない、こ
の積分器の出力が所定値に達した際にコンパレー
タを作動させて表示を行なうとともに積分器の放
電回路が形成され、その後再び積分器で積分を行
なうもので、これらの動作を繰り返すことによ
り、表示器の点滅を行なうようにしているもので
ある。このような装置の積分器はオペアンプと該
オペアンプの入出力端に接続されたコンデンサか
ら形成されているが、コンデンサは精度上のバラ
ツキの調整のために集積回路基板内に組み込め
ず、選択されたコンデンサを基板に外付けして取
付けているものである。したがつてこのような電
圧検出装置はコンデンサの選択やコンデンサの基
板への取付けと手間のかかるものであつた。

最近アナログ露出情報をデジタル値にＡ−Ｄ変
換器で変換し、露出をデジタル的に制御するカメ
ラが実現化されている。このようなカメラにあつ
てはＡ−Ｄ変換器に高精度な積分器が使用されて
おり、この積分器もやはりコンデンサが選択され
て基板に外付けされるようになつているものであ
る。したがつてこのようなデジタル制御カメラに
上述した電圧検出装置を備えると、コンデンサの
選択とコンデンサの基板の取付けとますます手間
がかかるようになつてしまうものであつた。

本発明は上記実情に鑑みなされたものでアナロ
グ露出情報をデジタル値に変換するためのＡ−Ｄ
変換器の積分器をバツテリチエツク時にも使用し
て、高精度でしかもコストダウンを可能にしたカ
メラの電圧検出装置を提供しようとするものであ
る。

本発明は上記目的の達成のために撮影情報信号
形成回路（実施例第２図Ａ，Ｂ，Ｃに相当する。）
からの撮影情報を一定時間コンデンサーを有する
積分回路（実施例第２図のC₂，A₄に相当する。）
に伝え、一定時間撮影情報を積分回路にて積分さ
せ、その後一定レベルの信号を前記積分回路に伝
え前記積分回路の積分値に対する逆積分を行なわ
せると共に該逆積分による積分値の変化を基準値
が設定されるコンパレーター（実施例第２図の
CP₁に相当する。）にて検知し前記逆積分による
積分値が前記基準値に達した際に前記コンパレー
ターから出力を発生させ、かつ前記積分回路によ
る逆積分の開始から前記コンパレーターから出力
が発生するまでの間におけるカウンター（実施例
第３図のFF₁₀〜FF₁₃に相当する。）によるクロツ
クパルスのカウント値にて撮影情報に応じたデジ
タル値を得る２重積分型AD変換回路を備えたカ
メラにおいて、電源電圧に応じた電圧信号を形成
する電圧情報形成回路（実施例第２図のR₁₃，
R₁₄，R₁₅，A_3-3に相当する。）と、バツテリーチ
エツク操作にてチエツク信号を形成するチエツク
信号形成手段（実施例第３図のSW₄，I₁₀に相当
する。）と、該チエツク信号に応答して前記電圧
情報形成回路からの電圧信号を前記積分回路に伝
え電圧信号に対する積分動作を前記積分回路にて
行なわせる入力スイツチ手段（実施例第２図の１
２に相当する。）と、該積分回路による積分値を
検知して該積分値が所定値に達した際出力を発生
する積分値検知手段（実施例第２図のCP₂に相当
する。）と、該積分値検知手段と前記チエツク信
号に応答して前記積分回路の積分値を初期値に復
帰させ前記積分値検知手段から出力が発生するご
とに前記電圧信号に対する積分回路の積分を前記
初期値から行なわせるリセツト手段（実施例第３
図のAND₁₅，Tr₄，Tr₄に相当する。）と、前記積
分値検知手段の出力に応じた周期にて指示手段
（実施例第３図の９に相当する。）を駆動する駆動
回路（実施例第３図のFF₆〜FF₈に相当する。）を
設けたものである。

以下本発明の一実施例を図面を参照して説明す
る。第１図において、Ｅは電源電池、この電池Ｅ
は給電制御用トランジスタTR₁を介してコンデン
サC₁並びに定電圧回路１を接続しており、この
定電圧回路１からは定電圧Vc並びにKVcを各回
路に印加できるようになつている。また電池Ｅは
トランジスタTr₁を介して各回路に電圧E₁を加え
るようになつている。トランジスタTr₁のベース
とエミツタ間には抵抗２が接続され、トランジス
タTr₁のベースは抵抗３及びレリーズボタンの第
１段押圧操作で閉成するスイツチSW₁を介してア
ースされている。４は演算制御回路を形成する集
積回路で、この集積回路４にはマグネツトMgが
接続されている。５はロジツク回路を形成する集
積回路で、この集積回路５にはレリーズボタンの
第２段押圧操作で閉成するスイツチSW₂、巻上げ
完了で開放するスイツチSW₃、バツテリチエツク
時に閉成するスイツチSW₄が接続されている。そ
して集積回路４と５の間はバスライン６₁，６₂，
６₃，６₄，６₅，６₆で接続され、バスライン６₁は
抵抗７を介してトランジスタTr₁のベースに接続
している。したがつてトランジスタTr₁はスイツ
チSW₁がオン或いはバスライン６₁がローレベル
の時にオンするようになつている。

ここで第２図は第１図に示す演算制御回路を構
成する集積回路を示すもので、Ａは受光素子８並
びに対数圧縮用ダイオードD₁を接続したMOSア
ンプAP₁を備えた測光回路、Ｂは互いに接続され
たオペアンプA₅，A₆を有する開放補正情報設定
回路、VR₁はレンズの開放信号ピンに連動する可
変抵抗で、この可変抵抗VR₁は抵抗R₈，R₉とと
もにオペアンプA₅に接続される。Tr₂はトランジ
スタである。ＣはオペアンプA₁，A₂を有する露
出演算回路、オペアンプA₁にはアンプMOS，A₆
からの出力が抵抗R₁，R₂を介して加えられる。
オペアンプA₁の出力は抵抗R₄を介してオペアン
プA₂に加えられ、またオペアンプA₂にはシヤツ
タ秒時情報並びにフイルム感度情報が可変抵抗
VR₂により入力される。R₃，R₄，R₅は抵抗であ
る。ＤはオペアンプA_3-1，A_3-2，A_3-3にアナロ
グスイツチ１０，１１，１２をそれぞれ接続して
なる選別回路、オペアンプA₁₁にはオペアンプA₂
の出力が加えられ、オペアンプA_3-2には定電圧
KVcが加えられ、オペアンプA_3-3には一方に抵
抗R₁₃，R₁₄の分圧が加えられ、他方に定電圧Vc
が加えられる。ＥはＡ−Ｄ変換回路で、該回路Ｅ
はアナログスイツチ１０，１１，１２を介した信
号が抵抗R₁₀を介して加えられるオペアンプA₄と
該アンプA₄の出力が加えられるコンパレータ
CP₁，CP₂を有している。アンプA₄にはコンデン
サC₂、トランジスタTr₃，Tr₄が並列に接続され、
トランジスタTr₃，Tr₄のベースは抵抗R₁₁，R₁₂
を介して端子m₆に接続している。Ｆは抵抗R₁₆、
トランジスタTr₅、ダイオードD₂から成るマグネ
ツト制御回路、ＧはインバータI₁，I₂，I₃とアン
ドゲートAND₁，AND₂，AND₃，AND₄から成
るデコーダで、インバータI₁，I₂，I₃は端子m₁，
m₂，m₃に接続され、この端子m₁，m₂，m₃とイ
ンバータI₁，I₂，I₃が選択的に各アンドゲートに
接続されている。アンドゲートAND₁，AND₂，
AND₃の出力は前記アナログスイツチ１０，１
１，１２に加えられ、アンドゲートAND₄の出力
は抵抗R₁₆を介してトランジスタTr₅に加えられ
る。

ここで、第３図は第１図に示すロジツク回路を
構成する集積回路５を示すもので、Ｈはステータ
ス信号発生回路で、該回路Ｈはフリツプフロツプ
FF₁，FF₂，FF₃，FF₄，FF₅、オアゲートOR₁，
OR₂，OR₃，OR₄、インバータI₅，I₆、アンドゲ
ートAND₈〜AND₁₇、ナンドゲートNAND₁、抵
抗R₂₀、コンデンサC₂₀及びパルス発振器OSCの
組合せから成り、アンドゲートAND₁₄，AND₁₅，
AND₁₆，AND₁₇からステータス信号を発生する。
Ｉは抵抗R₂₁，R₂₂，R₂₃とインバータI₆〜I₁₀とか
ら成るインターフエイス回路で、インバータI₆，
I₈，I₁₀からSW_2s信号、SW_5s信号、BC信号が出力
され、インバータI₇，I₉から_2s信号、_3s信
号がそれぞれ出力される。J_-1はアンドゲート
AND₅〜AND₇、フリツプフロツプFF₆〜FF₈、
抵抗R₂₄、発光ダイオード９から成るバツテリチ
エツク表示回路で、ＫはオアゲートOR₅、フリツ
プフロツプFF₉、ノアゲートNOR₁，NOR₂，
NOR₃から成るエンコーダである。Ｌはオアゲー
トOR₆、アンドゲートAND₁₂，フリツプフロツ
プFF₁₀，FF₁₁，FF₁₂FF₁₃から成るカウンタで、
ＭはフリツプフロツプFF₁₄，FF₁₅，FF₁₆，FF₁₇
から成るレジスタである。Ｎは抵抗R₂₅、インバ
ータI₁₁、フリツプフロツプFF₁₈〜FF₂₁から成る
カウンタ、ＯはアンドゲートAND₁₉〜AND₂₃か
らなる検出回路で該回路ＯはレジスタＭの出力と
カウンタＮの出力とが一致した際に一致信号であ
るCNTEND信号を出力するようになつている。

次に上記構成の動作を説明する。

レリーズボタンを押圧してスイツチSW₁を閉成
させると、トランジスタTr₁がオンして各回路に
電圧E₁が印加される。このため、アンプMOSか
らは対数圧縮されて受光素子８の出力に応じた電
圧が出力される。また可変抵抗VR₁が撮影レンズ
の開放ＦNo.に応じて設定されるので、開放補正情
報がオペアンプA₆並びにトランジスタから取り
出される。したがつてオペアンプA₁は測光回路
Ａからの測光出力の開放補正を行ない、補正され
た出力がオペアンプA₂に加えられる。このオペ
アンプA₂にはシヤツタ秒時情報並びにフイルム
感度情報が可変抵抗V₂から加えられる。このた
めオペアンプA₂はそれらの信号を演算して絞り
信号を出力する。

一方ロジツク回路において、トランジスタTr₁
がオンして各回路に電圧E₁が印加されると、発
振器OSCは例えば1KHzの発振パルスを出力する。
またコンデンサC₂₀には抵抗R₂₀を通して電流が流
れ、コンデンサC₂₀の端子電圧が上昇する。コン
デンサC₂₀の端子電圧が所定値に達つすると、ナ
ンドゲートNAND₁の出力はハイレベルからロー
レベルに反転する。これによりフリツプフロツプ
FF₃，FF₄，FF₅，FF₉の出力はローレベルとな
り、アンドゲートAND₁₄の出力がハイレベル
（STO）になるとともに、カウンタＬの動作が開
始される。STO信号はオアゲートOR₅に入力さ
れフリツプフロツプFF₉をリセツト状態にしてい
る。STO信号はノアゲートNOR₃に入力され、そ
の出力はローレベルになつている。この時ノアゲ
ートNOR₁，NOR₂はハイレベルである。このた
めノアゲートNOR₁，NOR₂，NOR₃の出力は、
端子m₁，m₂，m₃及びバスライン６₁，６₂.６₃、
端子m₁，m₂，m₃を介してアンドゲートAND₁，
AND₂，AND₃，AND₄に加えられ、さらにイン
バータI₁，I₂，I₃を介してアンドゲートAND₁，
AND₂，AND₃，AND₄に加えられる。このため
アンドゲートAND₁の出力がハイレベルとなり、
アナログスイツチ１０をオンさせる。このためオ
ペアンプA₂の出力はアンプA₁₁及びアナログスイ
ツチ１０を介してＡ−Ｄ変換回路Ｅに加えられ、
積分される。しかし９ミリセコンド後にアンドゲ
ートAND₁₈の出力がハイレベルになると、アン
ドゲートAND₁₈のハイレベル出力はオアゲート
OR₁、アンドゲートAND₉、オアゲートOR₂を介
してフリツプフロツプFF₃の入力端Ｊに加えられ
る。この時パルス発振器OSCからのクロツクパ
ルスがローからハイになると、フリツプフロツプ
FF₃の出力がハイレベルとなつてアンドゲート
AND₁₄の出力をローレベルにしアンドゲート
AND₁₅の出力をハイレベル（ST₁）にする。ま
たオアゲートOR₂の出力はオアゲートOR₄を介し
てフリツプフロツプFF₅に入力され、フリツプフ
ロツプFF₅はその出力を１クロツクの間ハイレベ
ルとしてカウンタＬの各フリツプフロツプFF₁₀，
FF₁₁，FF₁₂，FF₁₃をリセツトする。アンドゲー
トAND₁₅の出力がハイレベル（ST₁）になると、
ノアゲートNOR₁，NOR₂，NOR₃のうちノアゲ
ートNOR₂の出力だけがローレベルとなる。この
ためアンドゲートAND₂の出力だけがハイレベル
となり、アナログスイツチS₁₁をオンさせる。Ａ
−Ｄ変換回路Ｅの積分器は逆方向の充電を始める
ので、積分器の出力が減少する。積分器の出力が
Vcより下がると、コンパレータCP₁の出力はハ
イレベルとなる。コンパレータCP₁の出力はフリ
ツプフロツプFF₁の入力端Ｓに加えられ、その出
力をハイレベルにする。このためフリツプフロツ
プFF₂はクロツクパルスの立上がり時にその出力
をハイレベルとする。すると、アンドゲート
AND₁₀の出力がハイレベル（LATCH）となり、
レジスタＭはアンドゲートAND₁₀の出力がハイ
レベルになる直前のカウンタＬの情報を記憶す
る。これによりアナログの絞り信号がデジタル値
に変換される。アンドゲートAND₁₀の出力がハ
イレベルになると、オアゲートOR₃を介してフリ
ツプフロツプFF₃入力端Ｋにハイレベル信号が加
えられ、フリツプフロツプFF₃の出力がローレベ
ルとなり、STO信号が出力される最初の状態に
戻る。したがつてオペアンプA₄の出力はSTO信
号、ST₁信号が繰り返えされることで第４図のａ
に示すような波形となる。アンドゲートAND₁₄，
AND₁₅のいずれかの出力がハイレベルの時に、
さらにレリーズボタンを押圧してスイツチSW₂を
閉成すると、インバータI₆の出力がハイレベルと
なつてアンドゲートAND₁₁の出力がハイレベル
となる。このため、アンドゲートAND₁₁のハイ
レベルの出力はフリツプフロツプFF₄の入力端Ｊ
に加えられるとともにオアゲートOR₃を介してフ
リツプフロツプFF₃の入力端Ｋに加えられる。こ
れによりフリツプフロツプFF₃の出力はローレベ
ルになりフリツプフロツプFF₄の出力はハイレベ
ルとなるので、アンドゲートAND₁₆の出力がハ
イレベル（ST₂）となる。このためフリツプフロ
ツプFF₉の出力はハイレベルとなるが、このハイ
レベル出力はPUCまたはSTO信号が出力される
まで保持される。このためノアゲートNOR₁の出
力はローレベルとなり、バスライン６₁はローレ
ベルであるため、スイツチSW₁がオフされても動
作終了までは各回路への電圧の供給を保持してい
る。またアンドゲートAND₁₆がハイレベルにな
るとノアゲートNOR₃の出力もローレベルとな
り、インバータI₁，I₃の出力がハイレベルとなつ
てアンドゲートAND₄の出力がハイレベルとな
る。これによりトランジスタTr₅がオンしてマグ
ネツトMgに通電される。マグネツトMgへの通
電後に絞りが作動され、その絞りの作動に応じた
パルス信号がカウンタＮのFP端子から入力され、
カウンタＮにパルス信号がカウントされる。フリ
ツプフロツプFF₁₈〜FF₂₁の出力とフリツプフロ
ツプFF₁₄〜FF₁₇の出力とが検出回路Ｏのアンド
ゲートAND₁₉〜AND₂₂に入力され、それぞれの
値が一致すると、アンドゲートAND₁₉〜AND₂₂
の出力がハイレベルとなり、アンドゲート
AND₂₃の出力がハイレベル（CNTEND）とな
る。このアンドゲートAND₂₃のハイレベル出力
はアンドゲートAND₈、オアゲートOR₂を介して
フリツプフロツプFF₃の入力端Ｊに加えられるの
で、フリツプフロツプFF₃の出力はハイレベルと
なる。フリツプフロツプFF₄の出力もハイレベル
であるため、アンドゲートAND₁₇の出力がハイ
レベルとなる。この時ノアゲートNORの出力だ
けがローレベルとなるため、アンドゲートAND₁
〜AND₄の出力はすべてローレベルとなり、トラ
ンジスタTr₅がオフしてマグネツトMgの通電が
解除される。このため、絞りはＡ−Ｄ変換された
絞り値と一致したところまで絞られ、絞りの制御
が行なわれる。その後シヤツターが制御され、露
光が完了すると、スイツチSW₃がオンしてインバ
ータI₈の出力がハイレベル（₃）となり、ア
ンドゲートAND₁₂の出力がハイレベルとなる。
これによりフリツプフロツプFF₃，FF₄の入力端
Ｋにハイレベルが加わり、フリツプフロツプ
FF₃，FF₄の出力はローレベルとなる。このため、
アンドゲートAND₁₄の出力がハイレベル（STO）
となり、初期状態に戻るものである。

次にバツテリチエツク動作を行なう場合につい
て説明する。

バツテリチエツクのためにスイツチSW₄を閉成
すると、インバータI₁₀の出力がハイレベルとな
るので、ノアゲートNOR₁，NOR₂，NOR₃の出
力がすべてローレベルとなる。このため、トラン
ジスタTr₁がオンになるので各回路に電圧が印加
される。フリツプフロツプFF₃，FF₄，FF₅の出
力は上述の如くすべてローレベルとなり、アンド
ゲートAND₁₄の出力がハイレベル（STO）にな
る。またインバータI₁，I₂，I₃の出力はハイレベ
ルとなるので、アンドゲートAND₃，AND₄の出
力がハイレベルとなる。これによりトランジスタ
Tr₅がオンしてマグネツトMgへの通電が行なわ
れるとともに、アナログスイツチ１２がオンして
オペアンプA_3-3がオペアンプA₄に接続される。
このため積分器は電源電圧に応じたオペアンプ
A_3-3の出力を積分する。そしてオペアンプA₄の
出力が定電圧KVCより高くなると、コンパレー
タCP₂の出力がハイレベルとなる。このコンパレ
ータCP₂のハイレベル出力はオアゲートOR₁、ア
ンドゲートAND₉、オアゲートOR₂を介してフリ
ツプフロツプFF₃の入力端Ｊに加えられる。この
ためフリツプフロツプFF₃の出力がハイレベルと
なるが、フリツプフロツプFF₄の出力がローレベ
ルであるため、アンドゲートAND₁₅の出力がハ
イレベル（ST₁）になる。すると、アンドゲート
AND₅の出力がハイレベルとなり、トランジスタ
Tr₃，Tr₄がオンになる。このため積分器のコン
デンサC₂の電荷は強制的に放電され、オペアン
プA₄の出力は定電圧Vcとなる。アンドゲート
AND₁₅の出力がハイレベルになつてカウンタＬ
がリセツトされ、その後１ミリセコンド経過して
からフリツプフロツプFF₁₀の出力はハイレベル
となる。このフリツプフロツプFF₁₀のハイレベ
ル出力はアンドゲートAND₁₃、オアゲートOR₃
を介してフリツプフロツプFF₃の入力端Ｋに加え
られ、フリツプフロツプFF₃の出力がローレベル
となる。これによりアンドゲートAND₁₄の出力
がハイレベル（STO）となり最初の状態に戻る。
STO信号、ST₁信号が交互に出力されることが
繰り返えされ、オペアンプA₄の出力は第４図の
ｂに示すような波形になるが、この電源電圧の状
態に応じてSTO信号が出力されている時間が変
わり、上記動作の一周期の時間が変化する。この
STO信号、ST₁信号のくり返しを表示回路J_-1の
フリツプフロツプFF₆，FF₇，FF₈にて分周し、
この分周出力をアンドゲートAND₇を介して発光
ダイオード９に加える。これにより発光ダイオー
ド９は分周出力の周期に応じて点滅を行ない、こ
の点滅状態で電池Ｅの状態をチエツクすることが
できるものである。この時すべての負荷が作動す
るので実負荷に応じたバツテリチエツクを行なう
ことができるものである。

以上詳記したように本発明によれば、アナログ
露出情報をデジタル値に変換するためのＡ−Ｄ変
換器の積分器をバツテリチエツク時に使用して高
精度のバツテリチエツクを行なうことが可能とな
り、またＡ−Ｄ変換器の積分器をバツテリチエツ
クのために共用させるため、基板に外付けするコ
ンデンサの数が減り、手間がかからなくなりコス
トダウンを行なうことができ非常に有効なもので
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すカメラの制御
回路図、第２図は第１図に示す演算制御回路を構
成する集積回路の詳細図、第３図は第１図に示す
ロジツク回路を構成する集積回路の詳細図、第４
図は第２図に示すＡ−Ｄ変換回路の積分器を構成
するオペアンプA₄の出力波形図である。 ４，５……集積回路、６₁〜６₆……バスライ
ン、９……発光ダイオード、１０，１１，１２…
…アナログスイツチ、SW₁〜SW₄……スイツチ、
Tr₁……トランジスタ、A₁₁，A_3-2，A_3-3……オ
ペアンプ、A₄……オペアンプ、CP₁，CP₂……コ
ンパレータ、NAND₁……ナンドゲート、FF₃，
FF₄，FF₅……フリツプフロツプ、AND₁〜
AND₄……アンドゲート、AND₁₄〜AND₁₇……
アンドゲート、NOR₁，NOR₂，NOR₃……ノア
ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 撮影情報信号形成回路からの撮影情報を一定
   時間コンデンサーを有する積分回路に伝え、一定
   時間撮影情報を積分回路にて積分させ、その後一
   定レベルの信号を前記積分回路に伝え前記積分回
   路の積分値に対する逆積分を行なわせると共に該
   逆積分による積分値の変化を基準値が設定される
   コンパレーターにて検知し前記逆積分による積分
   値が前記基準値に達した際に前記コンパレーター
   から出力を発生させ、かつ前記積分回路による逆
   積分の開始から前記コンパレーターから出力が発
   生するまでの間におけるカウンターによるクロツ
   クパルスのカウント値にて撮影情報に応じたデジ
   タル値を得る２重積分型AD変換回路を備えたカ
   メラにおいて、 電源電圧に応じた電圧信号を形成する電圧情報
   形成回路と、バツテリーチエツク操作にてチエツ
   ク信号を形成するチエツク信号形成手段と、該チ
   エツク信号に応答して前記電圧情報形成回路から
   の電圧信号を前記積分回路に伝え電圧信号に対す
   る積分動作を前記積分回路にて行なわせる入力ス
   イツチ手段と、該積分回路による積分値を検知し
   て該積分値が所定値に達した際出力を発生する積
   分値検知手段と、該積分値検知手段と前記チエツ
   ク信号に応答して前記積分回路の積分値を初期値
   に復帰させ前記積分値検知手段から出力が発生す
   るごとに前記電圧信号に対する積分回路の積分を
   前記初期値から行なわせるリセツト手段と、前記
   積分値検知手段の出力に応じた周期にて指示手段
   を駆動する駆動回路を設けたことを特徴とするカ
   メラの電圧検出装置。