JPS6333757B2 - - Google Patents
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- JPS6333757B2 JPS6333757B2 JP54107991A JP10799179A JPS6333757B2 JP S6333757 B2 JPS6333757 B2 JP S6333757B2 JP 54107991 A JP54107991 A JP 54107991A JP 10799179 A JP10799179 A JP 10799179A JP S6333757 B2 JPS6333757 B2 JP S6333757B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
本発明は、映像信号の記録再生装置のスロー、
スチル、キユー、レビユー再生時に、再生信号に
挿入される疑似同期信号を発生する回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention provides slow,
The present invention relates to a circuit that generates a pseudo synchronization signal to be inserted into a playback signal during still, cue, and review playback.
VTR等の磁気記録再生機でスロー、スチル、
キユー、レビユー（フアスト、リバース）等の異
速度再生を行う場合、テープ上の記録トラツクと
ヘツド走査軌跡との傾きが相違しているため、ビ
デオヘツドが記録トラツクを横切る度に、トラツ
ク間のガードバンドによつて、またはヘツドアジ
マスと記録跡のアジマスとの相違によつて、再生
出力が低下し、画面上にノイズ帯が形成される。
このノイズ帯の発生タイミングと再生映像信号中
の垂直同期信号とが重なると、モニタ装置の垂直
同期が乱れ、再生画像の同期流れが発生する。従
つて異速度再生時には、再生ビデオ信号に疑似垂
直同期信号を挿入する必要がある。 Slow, still, etc. with a magnetic recording/reproducing device such as a VTR
When performing playback at different speeds such as queue and review (fast and reverse), the slopes of the recorded tracks on the tape and the head scanning locus are different, so each time the video head crosses the recorded tracks, the guards between the tracks are Depending on the band or the difference between the head azimuth and the azimuth of the recorded trace, the reproduction output is reduced and a noise band is formed on the screen.
When the timing of the occurrence of this noise band overlaps with the vertical synchronization signal in the reproduced video signal, the vertical synchronization of the monitor device is disrupted, causing a synchronization flow in the reproduced image. Therefore, when playing at different speeds, it is necessary to insert a pseudo vertical synchronization signal into the playback video signal.
従来よりこのような疑似垂直同期信号を形成す
る方法としては、回転ヘツドドラムの回転位相検
出パルスPGを微分し、この微分パルスでもつて
直列２段のモノマルチ回路を動作させ、PGパル
スに対して所定の位相及びパルス巾の疑似同期信
号を形成していた。このような疑似同期信号形成
回路をIC化する場合、上記２個のモノマルチの
時定数を定めるためのコンデンサ用のピン端子が
少なくとも２個必要となり、端子数が増加してコ
スト高の原因となる。 Conventionally, the method of forming such a pseudo vertical synchronization signal is to differentiate the rotational phase detection pulse PG of the rotating head drum, operate a two-stage monomulti circuit in series with this differentiated pulse, and generate a predetermined signal with respect to the PG pulse. A pseudo-synchronous signal with a phase and pulse width of When implementing such a pseudo synchronous signal forming circuit into an IC, at least two pin terminals for capacitors are required to determine the time constants of the two monomultis, which increases the number of terminals and causes high costs. Become.
本発明は上述の問題点にかんがみてなされたも
のであつて、疑似同期信号発生回路をIC化した
ときに、ICのピン端子数が少ない回路構成を提
供するものである。 The present invention has been made in view of the above-mentioned problems, and it is an object of the present invention to provide a circuit configuration in which the number of pin terminals of the IC is reduced when a pseudo synchronization signal generation circuit is implemented as an IC.
以下本発明の実施例を図面を参照して説明す
る。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例を示す疑似同期信号
発生回路のブロツク図、第２図は第１図の波形
図、第３図は第１図の詳細な回路図、第４図は第
３図の波形図である。 FIG. 1 is a block diagram of a pseudo synchronous signal generation circuit showing an embodiment of the present invention, FIG. 2 is a waveform diagram of FIG. 1, FIG. 3 is a detailed circuit diagram of FIG. 1, and FIG. FIG. 3 is a waveform diagram of FIG.
第１図において、回転ヘツドドラムの回転位相
を示すPGパルス（第２図ａ）はIC端子に供給さ
れ、コンデンサＣ１、抵抗Ｒ１から成る微分回路
で第２図ｂのように微分されてから、周波数２逓
倍回路２に供給される。２逓倍回路２では、PG
パルスの立上り及び立下りごとに発生する垂直周
期のパルスが形成される。このパルスはフリツ
プ・フロツプ３のセツト端子に供給されるので、
第２図ｃに示すようにFF３がセツトされる。FF
３の出力はスイツチ回路４に供給され、このス
イツチがオフになり、ICの端子６に接続された
コンデンサＣ２に充電された電荷が定電流源５を
通じて放電される。従つてコンデンサＣ２の端子
電圧は第２図ｄに示すように所定の傾斜で直線的
に立下る。 In Fig. 1, the PG pulse (Fig. 2a) indicating the rotational phase of the rotary head drum is supplied to the IC terminal, and is differentiated as shown in Fig. 2b by a differentiator circuit consisting of a capacitor C1 and a resistor R1, and then frequency The signal is supplied to the doubler circuit 2. In doubler circuit 2, PG
A vertically periodic pulse is formed that occurs at each rising and falling edge of the pulse. This pulse is fed to the set terminal of flip-flop 3, so
FF3 is set as shown in FIG. 2c. FF
The output of 3 is supplied to a switch circuit 4, which turns off, and the charge stored in the capacitor C2 connected to the terminal 6 of the IC is discharged through the constant current source 5. Therefore, the terminal voltage of capacitor C2 falls linearly with a predetermined slope as shown in FIG. 2d.
コンデンサＣ２の端子電圧ｄは、夫々レベルＢ
１，Ｂ２（Ｂ１＞Ｂ２）を比較基準とするコンパ
レータ７，８に供給される。従つてコンパレータ
７の出力は、第２図ｅに示すようにレベルＢ１の
位置で高レベルとなり、この出力でフリツプフロ
ツプFF９が第２図ｇのようにセツトされる。ま
たコンパレータ８の出力は第２図ｆに示すように
レベルＢ２の位置で高レベルとなり、この出力で
FF３がリセツトされるので、FF３のＱ出力が第
２図ｃのように立下る。このためFF３の出力
が高レベルとなつて、FF９が第２図ｇのように
リセツトされると共に、スイツチ４がオンとなつ
てコンデンサＣ２が第２図ｄのように急速に充電
される。Ｃ２の充電によつてコンパレータ７，８
の出力が、夫々レベルＢ１，Ｂ２の位置で低レベ
ルに復帰する。以後次のPGパルスａの立下りで
も同様な動作が行われPGパルスａの立上り及び
立下り位置から所定位相でかつ所定のパルス巾の
疑似同期信号VDがフリツプ・フロツプ９のＱ出
力から得られる。 The terminal voltage d of capacitor C2 is level B, respectively.
1 and B2 (B1>B2) as a comparison standard. Therefore, the output of the comparator 7 becomes high at level B1 as shown in FIG. 2e, and the flip-flop FF9 is set at this output as shown in FIG. 2g. In addition, the output of the comparator 8 becomes a high level at the level B2 position as shown in Figure 2 f, and this output
Since FF3 is reset, the Q output of FF3 falls as shown in FIG. 2c. Therefore, the output of FF3 becomes high level, FF9 is reset as shown in FIG. 2g, switch 4 is turned on, and capacitor C2 is rapidly charged as shown in FIG. 2d. By charging C2, comparators 7 and 8
The outputs return to low level at levels B1 and B2, respectively. Thereafter, the same operation is performed at the falling edge of the next PG pulse a, and a pseudo synchronous signal VD of a predetermined phase and a predetermined pulse width is obtained from the Q output of the flip-flop 9 from the rising and falling positions of the PG pulse a. .
次に第３図に基いて更に詳細に説明すると、第
３図において、トランジスタＴ１〜Ｔ５、ダイオ
ードＤ１，Ｄ２でもつて温度特性が補償された定
電流回路が構成されている。ICの端子１に供給
されたPGパルス（第４図ａ）は、コンデンサＣ
１、抵抗Ｒ１から成る微分回路で第４図ｂのよう
に微分される。微分パルスは、コンパレータ２−
１，２−２から成る周波数２逓倍回路２に供給さ
れる。コンパレータ２−１，２−２の夫々の一方
のトランジスタのベースには、抵抗分圧回路から
基準電圧レベルＢ３，Ｂ４（Ｂ３＞Ｂ４）が供給
されている。従つて２逓倍回路２から第４図b′に
示すようなPGパルスａの立上り及び立下り位置
において発生するパルスが得られる。 Next, a more detailed description will be given based on FIG. 3. In FIG. 3, transistors T1 to T5 and diodes D1 and D2 constitute a constant current circuit whose temperature characteristics are compensated. The PG pulse (Fig. 4a) supplied to terminal 1 of the IC is connected to the capacitor C
1. The voltage is differentiated as shown in FIG. 4b by a differentiator circuit consisting of a resistor R1. The differential pulse is sent to comparator 2-
The signal is supplied to a frequency doubling circuit 2 consisting of circuits 1 and 2-2. Reference voltage levels B3 and B4 (B3>B4) are supplied from a resistance voltage divider circuit to the base of one transistor of each of the comparators 2-1 and 2-2. Therefore, pulses generated at the rising and falling positions of the PG pulse a as shown in FIG. 4b' are obtained from the doubler circuit 2.
このパルスb′は、トランジスタＴ６，Ｔ７から
成るフリツプ・フロツプFF３のセツト入力に供
給されるので、FF３が第４図ｃのようにセツト
（Ｔ６がオン）される。このためFF３の出力
（Ｔ６コレクタ）が低レベルになり、トランジス
タＴ８がオフになつて、トランジスタＴ９〜Ｔ１
１から成るスイツチ回路４がオフになる。 This pulse b' is supplied to the set input of flip-flop FF3 consisting of transistors T6 and T7, so that FF3 is set (T6 is turned on) as shown in FIG. 4c. Therefore, the output of FF3 (T6 collector) becomes low level, transistor T8 is turned off, and transistors T9 to T1
The switch circuit 4 consisting of 1 is turned off.
なおIC端子６に接続されたコンデンサＣ２は、
スイツチ回路４がオンのときに、電源から抵抗Ｒ
２、スイツチ回路４を通つて、充電されている。
充電は、抵抗分圧回路で定められている電圧レベ
ルB0まで行なわれ、充電レベルがB0に達した時
点でリミツタトランジスタＴ１２，Ｔ１３がオン
になつている。 Note that the capacitor C2 connected to the IC terminal 6 is
When switch circuit 4 is on, resistor R is connected to the power supply.
2. It is charged through the switch circuit 4.
Charging is performed to a voltage level B 0 determined by the resistive voltage divider circuit, and at the time the charging level reaches B 0 , limiter transistors T12 and T13 are turned on.
従つてスイツチ回路４がオフになると、Ｔ１
２，Ｔ１３がオフになると共に、一点鎖線で示す
経路の放電電流が、コンデンサＣ２からトランジ
スタＴ１４に流れる。トランジスタＴ１４は定電
流回路１２のトランジスタＴ５とカレントミラー
接続になつているので、Ｃ２の放電は定電流で行
なわれる。この結果、コンデンサＣ２の端子電圧
ｄは第２図ｄのように直線状に減少する。この端
子電圧ｄは、トランジスタＴ１５，Ｔ１６から成
るエミツタホロワを介して、トランジスタＴ１
７，Ｔ１８から成るコンパレータ７及びトランジ
スタＴ１９，Ｔ２０，Ｔ２１，Ｔ２２から成るコ
ンパレータ８に供給される。なおトランジスタＴ
１９，Ｔ２０はコンパレータ８−１を構成し、Ｔ
２１，Ｔ２２はコンパレータ８−２を構成してい
る。 Therefore, when the switch circuit 4 is turned off, T1
2, T13 is turned off, and a discharge current along the path indicated by the dashed line flows from the capacitor C2 to the transistor T14. Since the transistor T14 is in a current mirror connection with the transistor T5 of the constant current circuit 12, the discharge of C2 is performed with a constant current. As a result, the terminal voltage d of the capacitor C2 decreases linearly as shown in FIG. 2d. This terminal voltage d is applied to the transistor T1 via an emitter follower consisting of transistors T15 and T16.
7 and T18, and a comparator 8 including transistors T19, T20, T21, and T22. Note that the transistor T
19, T20 constitute a comparator 8-1, and T20 constitutes a comparator 8-1.
21 and T22 constitute a comparator 8-2.
コンパレータ７のＴ１７には分圧回路から基準
電圧レベルＢ１が供給されているので、Ｃ２の端
子電圧ｄがレベルＢ１まで下つたときに、Ｔ１８
がオンとなる。このためコンパレータＴ２３，Ｔ
２４から成るフリツプ・フロツプ９のセツト入力
に高レベルの信号が加えられて、このFF９がセ
ツトされ、Ｔ２３がオン、Ｔ２４がオフになる。
従つてFF９のＱ出力（疑似VD信号）が第２図ｇ
に示すように高レベルになる。 Since the reference voltage level B1 is supplied to T17 of the comparator 7 from the voltage dividing circuit, when the terminal voltage d of C2 falls to level B1, T18
turns on. Therefore, comparators T23, T
A high level signal is applied to the set input of flip-flop 9 consisting of 24 flip-flops 9 to set FF 9, turning T23 on and T24 off.
Therefore, the Q output (pseudo VD signal) of FF9 is shown in Fig. 2g.
The level becomes high as shown in .
なおPGパルスａの立上りから疑似VD信号の
立上りまでの時間巾tAは、コンデンサＣ２の容量
をＣ、トランジスタＴ１４を流れる定電流をＩと
すると、
tA＝Ｃ／Ｉ（B0−B1）
である。 Note that the time width t A from the rise of the PG pulse a to the rise of the pseudo VD signal is t A = C/I (B 0 - B1), where C is the capacitance of the capacitor C2, and I is the constant current flowing through the transistor T14. It is.
一方、Ｃ２の端子電圧ｄがレベルＢ２まで低下
すると、コンパレータ８−１のトランジスタＴ２
０がオンになり、これによつてFF３がリセツト
されて、Ｔ６がオフになる。Ｔ６のオフによつて
Ｔ８がオンになり、Ｔ９〜Ｔ１１から成るスイツ
チ回路４がオンとなる。この結果、電源から抵抗
Ｒ２、スイツチ回路４を通つて概述と同様にコン
デンサＣ２が充電される。またFF３のリセツト
によつて、高レベルの出力が抵抗Ｒ３を介して
トランジスタＴ２５に供給されるので、Ｔ２５が
オンになり、これによつて、FF９がリセツトさ
れて、そのＱ出力が第２図ｇに示すように低レベ
ルになる。FF９のＱ出力は疑似同期信号VDとし
て端子１１からIC内及び外部の他の回路に供給
される。なお疑似同期信号VDのパルス巾tBは、
tB＝Ｃ／Ｉ（B1−B2）
である。 On the other hand, when the terminal voltage d of C2 decreases to level B2, the transistor T2 of the comparator 8-1
0 turns on, which resets FF3 and turns T6 off. When T6 is turned off, T8 is turned on, and the switch circuit 4 consisting of T9 to T11 is turned on. As a result, the capacitor C2 is charged from the power source through the resistor R2 and the switch circuit 4 in the same manner as described above. Also, by resetting FF3, a high level output is supplied to transistor T25 via resistor R3, so T25 is turned on, thereby resetting FF9 and its Q output as shown in FIG. The level becomes low as shown in g. The Q output of FF9 is supplied as a pseudo synchronization signal VD from a terminal 11 to other circuits inside and outside the IC. Note that the pulse width tB of the pseudo synchronization signal VD is tB =C/I(B1-B2).
第３図に示す疑似同期信号発生回路は、VTR
のキユーレビユー再生時以外に、外部垂直同期信
号でもつて強制同期させることができる。即ち、
端子１３には正パルスの外部垂直同期信号が供給
される。この外部同期信号EX−VDは、トラン
ジスタＴ２６に供給され、この信号が高レベルの
ときＴ２６がオンとなり、これによつてコンパレ
ータ８−１がオフ（不動作）となる。また外部同
期信号は、トランジスタＴ２７，Ｔ２８から成る
差動スイツチ１４にも供給され、この信号の高レ
ベルの期間にＴ２７がオフ、Ｔ２８がオンとな
る。Ｔ２８のオンによつて、トランジスタＴ２
９，Ｔ３０がオンとなり、これによつてＴ２５，
Ｔ２４がオフし、端子１１に高レベルの外部垂直
同期信号EX−VDが伝送される。また外部垂直
同期信号EX−VDが低レベルになると、差動ス
イツチ１４のＴ２７がオン、Ｔ２８がオフにな
り、更にＴ２９がオフ、Ｔ２５がオンとなつて端
子１１が低レベルになる。 The pseudo synchronous signal generation circuit shown in Figure 3 is a VTR
In addition to when playing back a queue, forced synchronization can also be performed using an external vertical synchronization signal. That is,
A positive pulse external vertical synchronization signal is supplied to the terminal 13. This external synchronization signal EX-VD is supplied to transistor T26, and when this signal is at a high level, T26 is turned on, thereby turning off (inoperative) the comparator 8-1. The external synchronization signal is also supplied to a differential switch 14 consisting of transistors T27 and T28, and during the period when this signal is at a high level, T27 is turned off and T28 is turned on. By turning on T28, transistor T2
9, T30 is turned on, which causes T25,
T24 is turned off, and a high-level external vertical synchronization signal EX-VD is transmitted to the terminal 11. When the external vertical synchronizing signal EX-VD becomes low level, T27 of the differential switch 14 is turned on, T28 is turned off, T29 is turned off, T25 is turned on, and the terminal 11 becomes low level.
IC端子１３には、疑似垂直同期信号のパルス
巾tBを調整するための調整レベル電圧BWを、外
部同期信号EX−VDと切換えて供給することが
できる。レベル電圧BWが供給されると、トラン
ジスタＴ２６がオンとなり、このためコンパレー
タ８−１がオフとなる。従つて、コンパレータ８
−１の代りにコンパレータ８−２において、コン
デンサＣ２の端子電圧ｄと調整レベル電圧と比較
される。即ち、第２図ｄにおけるＢ２の代りに
BWが比較基準となるので、BWのレベルをIC外部
で調整することにより第２図ｇの疑似同期信号の
パルス巾を調整することができる。 An adjustment level voltage B W for adjusting the pulse width t B of the pseudo vertical synchronization signal can be supplied to the IC terminal 13 by switching with the external synchronization signal EX-VD. When the level voltage B W is supplied, the transistor T26 is turned on, and therefore the comparator 8-1 is turned off. Therefore, comparator 8
-1, the terminal voltage d of the capacitor C2 is compared with the adjustment level voltage in the comparator 8-2. That is, instead of B2 in FIG.
Since BW serves as a comparison standard, by adjusting the level of BW outside the IC, the pulse width of the pseudo synchronization signal shown in FIG. 2g can be adjusted.
本発明は上述の如く、回転ヘツドドラムの回転
位相検出パルス（PGパルス）に同期させて、コ
ンデンサＣ２を定電流で充電または放電し、コン
デンサの端子電圧ｄと第１及び第２の基準電圧Ｂ
１及びＢ２と比較して、比較出力でもつて疑似同
期信号ｇを発生するようにした。従つてこの疑似
同期パルス発生回路をIC内に組込んだ場合、疑
似同期パルスのPGパルスからの位相及びパルス
巾を定めるための時定数用コンデンサの外部接続
端子が１つでよく、ICのピン端子数を減少させ
ることができる。 As described above, the present invention charges or discharges the capacitor C2 with a constant current in synchronization with the rotational phase detection pulse (PG pulse) of the rotating head drum, and sets the terminal voltage d of the capacitor and the first and second reference voltages B.
1 and B2, a pseudo synchronization signal g is also generated as a comparison output. Therefore, when this pseudo synchronous pulse generation circuit is incorporated into an IC, only one external connection terminal for the time constant capacitor is needed to determine the phase and pulse width of the pseudo synchronous pulse from the PG pulse, and the IC pin The number of terminals can be reduced.
第１図は本発明の一実施例を示す疑似同期信号
発生回路のブロツク図、第２図は第１図の波形
図、第３図は第１図の回路図、第４図は第３図の
波形図である。
なお図面に用いられている符号において、３…
…フリツプ・フロツプ、４……スイツチ回路、５
……定電流源、７，８……コンパレータ、Ｃ２…
…コンデンサである。
Fig. 1 is a block diagram of a pseudo synchronization signal generation circuit showing an embodiment of the present invention, Fig. 2 is a waveform diagram of Fig. 1, Fig. 3 is a circuit diagram of Fig. 1, and Fig. 4 is a diagram of Fig. 3. FIG. In addition, in the symbols used in the drawings, 3...
...Flip-flop, 4...Switch circuit, 5
...Constant current source, 7, 8...Comparator, C2...
...It's a capacitor.
Claims (1)
りトリガーされるフリツプフロツプと、このフリ
ツプフロツプの出力により制御されるスイツチ回
路と、上記スイツチ回路によつて制御されるコン
デンサの定電流充電または放電回路と、上記コン
デンサの端子電圧を第１及び第２の基準電圧の
夫々と比較するための第１及び第２の比較回路と
を夫夫具備し、上記第１及び第２の比較回路の出
力に基いて疑似同期信号を形成するようにした疑
似同期信号発生回路。1. A flip-flop triggered by the rotation phase detection pulse of the rotating head drum, a switch circuit controlled by the output of this flip-flop, a constant current charging or discharging circuit for the capacitor controlled by the switch circuit, and a terminal of the capacitor. a first and second comparison circuit for comparing the voltage with each of the first and second reference voltages, and generates a pseudo synchronization signal based on the outputs of the first and second comparison circuits; A pseudo synchronous signal generation circuit configured to form a pseudo synchronous signal generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10799179A JPS5631283A (en) | 1979-08-24 | 1979-08-24 | False synchronizing signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10799179A JPS5631283A (en) | 1979-08-24 | 1979-08-24 | False synchronizing signal generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5631283A JPS5631283A (en) | 1981-03-30 |
| JPS6333757B2 true JPS6333757B2 (en) | 1988-07-06 |
Family
ID=14473204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10799179A Granted JPS5631283A (en) | 1979-08-24 | 1979-08-24 | False synchronizing signal generating circuit |
Country Status (1)
| Country | Link |
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| JP (1) | JPS5631283A (en) |
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| JPH0544888U (en) * | 1991-11-14 | 1993-06-15 | 株式会社日本デキシー | Simple vase |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5631283A (en) | 1981-03-30 |
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