JPS6332303B2 - - Google Patents
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- JPS6332303B2 JPS6332303B2 JP55174604A JP17460480A JPS6332303B2 JP S6332303 B2 JPS6332303 B2 JP S6332303B2 JP 55174604 A JP55174604 A JP 55174604A JP 17460480 A JP17460480 A JP 17460480A JP S6332303 B2 JPS6332303 B2 JP S6332303B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
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- Computer Networks & Wireless Communication (AREA)
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- Time-Division Multiplex Systems (AREA)
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、データ伝送用受信回路に関し、特
に、その回路構成を従来に比して格段に簡単化し
たものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a receiving circuit for data transmission, and in particular, the circuit configuration thereof is significantly simplified compared to the conventional one.
従来のデータ伝送用受信回路は、第１図に示す
ように構成されており、データを構成するパルス
コード信号のフレーム同期パターンを検出する同
期パターン検出回路と、フレーム同期パターンに
引続く順次のビツトパルス列をフレーム単位に区
切つて直列−並列変換するためのサンプリングパ
ルス発生回路とが、それぞれ別個の回路により構
成されていた。すなわち、図示の回路構成におい
ては、入力データとしての第３図Ａに示すような
パルスコード列信号を、波形整形同期化回路１を
介し、同期パターン検出回路２に導いて、そのパ
ルスコード信号中の同期パターンを検出すると第
３図Ｂに示すように同期OK信号を発生させてサ
ンプリングパルス発生回路３に印加し、第３図Ｃ
に示すようにサンプリングパルスを発生させて直
列−並列変換回路４に供給する。その直列−並列
変換回路４においては、供給されたサンプリング
パルスをシフトパルスにして波形整形同期化回路
１からの入力パルスコード信号を順次に受入れて
シフトさせ、その入力パルスコード信号における
各フレーム所定のビツト数に達したときに、サン
プリングパルスを供給された直列−並列変換完了
検出回路５から送出する書込み（WT）パルスに
応じ、１フレーム分のパルスコード信号を各ビツ
ト並列に読出し、データとしてバツフアメモリ７
に供給する。そのバツフアメモリ７においては、
供給された書込みパルスを順次に計数してその計
数結果により入力パルスコード信号の順次のフレ
ームに対するメモリアドレスを決める書込みパル
ス計数回路６からのアドレス信号が指定したメモ
リアドレスに、書込みパルスに応じて入力データ
を一時記憶し、共通バス９を介してデータ処理回
路８その他に供給するというような動作が行なわ
れていた。 A conventional data transmission receiving circuit is configured as shown in Fig. 1, and includes a synchronization pattern detection circuit that detects a frame synchronization pattern of a pulse code signal that constitutes data, and a synchronization pattern detection circuit that detects a frame synchronization pattern of a pulse code signal that constitutes data, and a synchronization pattern detection circuit that detects a frame synchronization pattern of a pulse code signal that constitutes data, and a synchronization pattern detection circuit that detects a frame synchronization pattern of a pulse code signal that constitutes data. A sampling pulse generation circuit for dividing the pulse train into frames and performing serial-to-parallel conversion was configured as a separate circuit. That is, in the illustrated circuit configuration, a pulse code string signal as shown in FIG. When the synchronization pattern is detected, a synchronization OK signal is generated and applied to the sampling pulse generation circuit 3 as shown in FIG.
A sampling pulse is generated and supplied to the serial-parallel conversion circuit 4 as shown in FIG. The serial-to-parallel conversion circuit 4 sequentially receives and shifts the input pulse code signal from the waveform shaping and synchronization circuit 1 by converting the supplied sampling pulse into a shift pulse, and shifts each frame of the input pulse code signal to a predetermined value. When the number of bits is reached, each bit of the pulse code signal for one frame is read out in parallel in response to a write (WT) pulse sent from the serial-to-parallel conversion completion detection circuit 5 supplied with the sampling pulse, and is stored in the buffer memory as data. 7
supply to. In the buffer memory 7,
The address signal from the write pulse counting circuit 6, which sequentially counts the supplied write pulses and determines the memory address for successive frames of the input pulse code signal based on the counting results, is input to the specified memory address in response to the write pulse. The operation was such that data was temporarily stored and supplied to the data processing circuit 8 and others via the common bus 9.
しかして、上述したように動作する第１図示の
従来のデータ伝送用受信回路には、つぎのような
数々の欠点があつた。 However, the conventional data transmission receiving circuit shown in FIG. 1, which operates as described above, has the following drawbacks.
(1) 入力パルスコード信号の符号形式、例えば、
RZ等長、NRZ等長、RZ長短、NRZ長短等の
各符号形式の相違に応じて、同期パターン検出
回路２およびサンプリングパルス発生回路３の
内部構成が異なつて来る。(1) Code format of input pulse code signal, e.g.
The internal configurations of the synchronization pattern detection circuit 2 and the sampling pulse generation circuit 3 differ depending on the difference in each code format, such as RZ equal length, NRZ equal length, RZ long/short, NRZ long/short, etc.
(2) 入力パルスコード信号の同期方式、例えば、
電協研の40ビツト方式、44ビツト方式、64ビツ
ト方式もしくは、スタートストツプビツト方
式、あるいは、一定符号間隔を有するような方
式等の各同期方式の相違に応じて同期パターン
検出回路２の内部構成が異なつて来る。(2) Synchronization method of input pulse code signal, e.g.
The internal structure of the synchronization pattern detection circuit 2 varies depending on the difference in each synchronization method, such as the 40-bit method, 44-bit method, 64-bit method, the start-stop bit method, or the method with a fixed code interval. They come in different configurations.
(3) 入力パルスコードの認識を１つのサンプリン
グパルスで行なつているので、入力パルスコー
ド信号に混入したノイズの影響を受けやすい。(3) Since the input pulse code is recognized using one sampling pulse, it is susceptible to noise mixed into the input pulse code signal.
(4) 同期パターン検出回路２およびサンプリング
パルス回路３の内部構成が比較的複雑であつ
て、回路部品点数の多い回路となる。(4) The internal configurations of the synchronization pattern detection circuit 2 and the sampling pulse circuit 3 are relatively complex, resulting in circuits with a large number of circuit components.
(5) 上述した(1)項および(2)項のように同期パター
ン検出回路およびサンプリングパルス発生回路
の内部構成が入力パルスコードの方式によつて
相違するので、複数チヤネルを介し多重化した
入力パルスコード信号の処理が困難である。(5) As mentioned in (1) and (2) above, the internal configuration of the synchronization pattern detection circuit and sampling pulse generation circuit differs depending on the input pulse code system, so input multiplexed through multiple channels Pulse code signals are difficult to process.
本発明の目的は、上述した従来の数々の欠点を
一挙に除去し、簡単な回路構成により、入力パル
スコード信号の符号方式、同期方式、伝送速度等
の相違に対しても同一の回路構成によつて対処し
得るようにしたデータ伝送用受信回路を提供する
ことにある。 It is an object of the present invention to eliminate the many drawbacks of the above-mentioned conventional methods at once, and to use a simple circuit configuration that allows the same circuit configuration to be applied even to differences in input pulse code signal encoding systems, synchronization systems, transmission speeds, etc. Therefore, it is an object of the present invention to provide a receiving circuit for data transmission which can cope with the above problems.
すなわち、本発明受信回路は、受信したデータ
における論理レベルの状態の変化を検出する度毎
に状態変化検出パルスを発生させる状態変化検出
回路と、前記状態変化検出パルスを計数する状態
変化計数回路と、前記状態変化検出パルスの順次
の間隔の時間長を計測する間隔計測回路と前記状
態変化計数回路の計数値をアドレスとして、前記
間隔時間計測回路の計測値を前記状態変化検出パ
ルスの発生毎に記憶する記憶回路と、前記記憶回
路に記憶された順次の間隔の時間長の配列に基づ
いて前記受信したデータのビツト配列を検出する
データ処理回路とを具えたことを特徴とするもの
である。 That is, the receiving circuit of the present invention includes a state change detection circuit that generates a state change detection pulse every time it detects a change in the logic level state of received data, and a state change counting circuit that counts the state change detection pulses. , using the count values of the interval measuring circuit for measuring the time length of successive intervals of the state change detection pulses and the state change counting circuit as addresses, the measured value of the interval time measuring circuit is sent every time the state change detection pulse occurs. The present invention is characterized by comprising a storage circuit for storing data, and a data processing circuit for detecting a bit arrangement of the received data based on an arrangement of time lengths of sequential intervals stored in the storage circuit.
以下に図面を参照して本発明を詳細に説明す
る。 The present invention will be described in detail below with reference to the drawings.
本発明データ伝送用受信回路の構成例を第２図
に示す。 FIG. 2 shows an example of the configuration of a receiving circuit for data transmission according to the present invention.
図示の回路構成において、１１は、順次に入来
するデータのパルスコード信号を波形整形すると
ともに受信回路のタイミングに合わせるようにフ
リツプフロツプ等により構成した波形整形同期化
回路であり、１２は、その波形整形した第３図Ａ
に示したような入力パルスコード信号における論
理レベルの状態の変化、すなわち、論理レベル
“０”から“１”へ、および“１”から“０”へ
の変化を検出して、第３図Ｅに示すような状態変
化パルスを順次に発生させる状態変化検出回路で
あり、１３は、その状態変化パルス列のパルス数
を順次に計数して、従来と同様に入力データ記憶
のためのメモリアドレスを決める状態変化計数回
路であり、１４は、その状態変化パルス列におけ
る順次のパルス間隔を、適切なクロツクパルスを
用い、状態変化検出回路１２からのプリセツト信
号によりプリセツトしたうえで順次に計測するパ
ルス間隔計測回路であり、さらに、１５は、その
計測結果のパルス間隔値を、状態変化検出回路１
２からの状態変化パルスを書込みパルスとして、
状態変化計数回路１３により指定したメモリアド
レスに順次に一時記憶するバツフアメモリであ
り、１６はバツフアメモリ１５と共通バス１７を
介して結合された、従来と同様のデータ処理回路
である。 In the illustrated circuit configuration, 11 is a waveform shaping synchronization circuit configured with a flip-flop or the like to shape the waveform of a pulse code signal of sequentially received data and match the timing of the receiving circuit. Formatted Figure 3A
By detecting the change in the logic level state of the input pulse code signal as shown in FIG. 13 is a state change detection circuit that sequentially generates state change pulses as shown in FIG. A state change counting circuit 14 is a pulse interval measuring circuit that sequentially measures successive pulse intervals in the state change pulse train using an appropriate clock pulse and preset by a preset signal from the state change detection circuit 12. 15 is the pulse interval value of the measurement result, and the state change detection circuit 1
The state change pulse from 2 is used as a write pulse,
This is a buffer memory that sequentially temporarily stores data at memory addresses designated by the state change counting circuit 13, and 16 is a data processing circuit similar to the conventional one, which is connected to the buffer memory 15 via a common bus 17.
上述したような回路構成を有する本発明データ
伝送用受信回路はつぎのように動作する。 The data transmission receiving circuit of the present invention having the circuit configuration as described above operates as follows.
すなわち、第３図Ｅに示したように、入力パル
スコード信号における論理レベルの変化を検出し
た度毎に発生させた状態変化パルスの順次のパル
ス間隔値を一時記憶しておき、入力パルスコード
信号に所定の時間長のフレーム周期毎にそれら順
次のパルス間隔値をデータ処理回路によりビツト
配列に変換する。例えば、パルス間隔計測回路１
４において発生させたクロツクパルスの10カウン
トが入力パルスコード信号の１ビツト間隔に相当
し、例えば第３図Ａに示すような入力パルスコー
ドで同期パターンが“100000001”であるとした
場合には、第３図Ｅに示した状態変化パルス列に
おける順次のパルス間隔計測値は、
10、70、10、10、10、30、10、10、10、10、
30、10
となる。したがつて、かかるパルス間隔値列を、
10カウントが１ビツト列に相当するとしてビツト
列に変換すると、第３図Ａに示した入力パルスコ
ード信号の信号波形に一致した
“100000001000101110”
となり、最初の“100000001”によつて入力パル
スコード信号のフレーム同期が認識され、引続く
“0100010101110”によつて入力データが認識され
る。すなわち、かかる同期パターンおよび入力デ
ータの認識を行なうデータ処理回路１６における
認識動作のプログラムのみを適切に変更すれば、
受信回路全体の構成および各構成要素の内部構成
には何ら変更を加えずに、入力パルスコード信号
における符号形式、同期形式、伝送速度等の相違
に確実に対応してデータ処理を行なうことができ
る。 That is, as shown in FIG. 3E, the sequential pulse interval values of the state change pulses generated each time a change in logic level in the input pulse code signal is detected are temporarily stored, and the pulse interval values of the input pulse code signal are The sequential pulse interval values are converted into a bit array by a data processing circuit every frame period of a predetermined time length. For example, pulse interval measurement circuit 1
The 10 counts of the clock pulses generated in step 4 correspond to one bit interval of the input pulse code signal. For example, if the synchronization pattern is "100000001" with an input pulse code as shown in FIG. The sequential pulse interval measurements in the state change pulse train shown in Figure 3E are: 10, 70, 10, 10, 10, 30, 10, 10, 10, 10,
30, 10. Therefore, the pulse interval value sequence is
When converted into a bit string assuming that 10 counts corresponds to 1 bit string, it becomes "100000001000101110" which matches the signal waveform of the input pulse code signal shown in Figure 3A, and the input pulse code signal is changed by the first "100000001". The frame synchronization of is recognized, and the input data is recognized by the following "0100010101110". That is, if only the recognition operation program in the data processing circuit 16 that recognizes the synchronization pattern and input data is changed appropriately,
Data processing can be performed reliably in response to differences in code format, synchronization format, transmission speed, etc. in input pulse code signals without making any changes to the overall configuration of the receiving circuit or the internal configuration of each component. .
以上の説明から明らかなように、本発明によれ
ば、従来のように内部構成が固定した同期パター
ン検出回路およびサンプリングパルス発生回路に
より入力パルスコード信号の同期パターンおよび
データの認識を行なうことをせず、入力パルスコ
ード信号における論理レベルの状態の変化を検出
し、順次の状態変化の間隔を順次に計測し、その
順次の間隔計測値に基づいて同期パターンおよび
データの認識を行なうのであるから、入力パルス
コード信号の符号方式、同期方式、伝送速度等の
相違に応じて回路構成を変更する必要がなく、あ
らゆる方式のパルスコード信号を同一の簡単な回
路構成によつて確実に受信し得るという顕著な効
果が得られる。 As is clear from the above description, according to the present invention, it is no longer necessary to recognize the synchronization pattern and data of the input pulse code signal using the synchronization pattern detection circuit and the sampling pulse generation circuit, which have fixed internal configurations as in the past. First, it detects changes in the logic level state of the input pulse code signal, sequentially measures the intervals between successive state changes, and recognizes the synchronization pattern and data based on the sequential interval measurement values. There is no need to change the circuit configuration depending on differences in the input pulse code signal encoding system, synchronization system, transmission speed, etc., and it is possible to reliably receive pulse code signals of all types with the same simple circuit configuration. Remarkable effects can be obtained.
なお、かかるデータ伝送用受信回路は、データ
伝送一般に適用し得るほか、データ転送を含むデ
ータ処理、入力データの状態監視処理等にも広く
適用することができる。 Note that this data transmission receiving circuit can be widely applied not only to general data transmission, but also to data processing including data transfer, input data status monitoring processing, and the like.
第１図は従来のデータ伝送用受信回路の構成を
示すブロツク線図、第２図は本発明データ伝送用
受信回路の構成例を示すブロツク線図、第３図Ａ
〜Ｅはそれらの受信回路における各部信号波形を
それぞれ示す波形図である。
１，１１……波形整形同期化回路、２……同期
パターン検出回路、３……サンプリングパルス発
生回路、４……直列−並列変換回路、５……直列
−並列変換完了検出回路、６……書込みパルス計
数回路、７，１５……バツフアメモリ、８，１６
……データ処理回路、９，１７……共通バス、１
２……状態変化検出回路、１３……状態変化計数
回路、１４……パルス間隔計測回路。
FIG. 1 is a block diagram showing the configuration of a conventional data transmission receiving circuit, FIG. 2 is a block diagram showing an example of the configuration of the data transmission receiving circuit of the present invention, and FIG. 3A
~E are waveform diagrams showing respective signal waveforms in those receiving circuits. 1, 11...Waveform shaping synchronization circuit, 2...Synchronization pattern detection circuit, 3...Sampling pulse generation circuit, 4...Series-parallel conversion circuit, 5...Series-parallel conversion completion detection circuit, 6... Write pulse counting circuit, 7, 15... Buffer memory, 8, 16
...Data processing circuit, 9, 17...Common bus, 1
2... State change detection circuit, 13... State change counting circuit, 14... Pulse interval measuring circuit.
Claims (1)
変化を検出する度毎に状態変化検出パルスを発生
させる状態変化検出回路と、 前記状態変化検出パルスを計数する状態変化計
数回路と、 前記状態変化検出パルスの順次の間隔の時間長
を計測する間隔計測回路と、 前記状態変化計数回路の計数値をアドレスとし
て、前記間隔時間計測回路の計測値を前記状態変
化検出パルスの発生毎に記憶する記憶回路と、 前記記憶回路に記憶された順次の間隔の時間長
の配列に基づいて前記受信したデータのビツト配
列を検出するデータ処理回路と を具えたことを特徴とするデータ伝送用受信回
路。[Scope of Claims] 1. A state change detection circuit that generates a state change detection pulse every time a change in logic level state in received data is detected; A state change counting circuit that counts the state change detection pulses; an interval measuring circuit that measures the time length of successive intervals of the state change detection pulse; and a count value of the state change counting circuit as an address, and a measured value of the interval time measuring circuit every time the state change detection pulse occurs. A data transmission receiver comprising: a storage circuit for storing data; and a data processing circuit for detecting a bit arrangement of the received data based on an arrangement of time lengths of sequential intervals stored in the storage circuit. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55174604A JPS5799062A (en) | 1980-12-12 | 1980-12-12 | Reception circuit for data transmission |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55174604A JPS5799062A (en) | 1980-12-12 | 1980-12-12 | Reception circuit for data transmission |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799062A JPS5799062A (en) | 1982-06-19 |
| JPS6332303B2 true JPS6332303B2 (en) | 1988-06-29 |
Family
ID=15981475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55174604A Granted JPS5799062A (en) | 1980-12-12 | 1980-12-12 | Reception circuit for data transmission |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5799062A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384706U (en) * | 1986-11-20 | 1988-06-03 | ||
| US9114025B2 (en) | 1999-10-20 | 2015-08-25 | Krt Investors, Inc. | Methods and devices for spinal disc annulus reconstruction and repair |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923661A (en) * | 1982-07-29 | 1984-02-07 | Matsushita Electric Ind Co Ltd | Pulse communication circuit |
| JP5053232B2 (en) * | 2008-10-31 | 2012-10-17 | 三菱電機株式会社 | Communication speed detection device and communication device |
| JP2010124268A (en) * | 2008-11-20 | 2010-06-03 | Sony Corp | Data communication device, communication control method, and program |
-
1980
- 1980-12-12 JP JP55174604A patent/JPS5799062A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384706U (en) * | 1986-11-20 | 1988-06-03 | ||
| US9114025B2 (en) | 1999-10-20 | 2015-08-25 | Krt Investors, Inc. | Methods and devices for spinal disc annulus reconstruction and repair |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5799062A (en) | 1982-06-19 |
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