JPS63311748A - Resin-sealed multi-tip package - Google Patents
Resin-sealed multi-tip packageInfo
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- JPS63311748A JPS63311748A JP62147603A JP14760387A JPS63311748A JP S63311748 A JPS63311748 A JP S63311748A JP 62147603 A JP62147603 A JP 62147603A JP 14760387 A JP14760387 A JP 14760387A JP S63311748 A JPS63311748 A JP S63311748A
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Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数個の半導体チップを同一リードフレーム
上に搭載し、樹脂封止した樹脂封止型マルチチップパッ
ケージに関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a resin-sealed multi-chip package in which a plurality of semiconductor chips are mounted on the same lead frame and sealed with resin.
近年樹脂封止型パッケージ中に、２つ以上の複数個の半
導体チップを搭載した所謂るマルチチップパッケージと
することが行われている。例えば、半導体チップとして
、マイコンとメモリーの２チツプを１つのパッケージに
搭載するとか、マイコンとメモリーとゲートアレイの３
チツプを単一のパッケージに搭載することが行われてい
る。In recent years, a so-called multi-chip package in which two or more semiconductor chips are mounted in a resin-sealed package has been implemented. For example, as a semiconductor chip, two chips (microcontroller and memory) may be mounted in one package, or three chips (microcontroller, memory, and gate array) may be mounted.
Chips are being packaged in a single package.
しかしながら、このようなマルチチップパッケージの場
合、従来は、所定の配線パターン全形成した銅張積層板
をリードフレーム上に接着し、その積層板上に、半導体
チップをダイボンディングおよびワイヤーボンディング
を行ったのち、樹脂封止を行っていた。However, in the case of such multi-chip packages, conventionally, a copper-clad laminate on which a predetermined wiring pattern has been formed is bonded onto a lead frame, and semiconductor chips are die-bonded and wire-bonded onto the laminate. Later, it was sealed with resin.
発明が解決しようとする問題点
このような従来の技術では、積層板上に回路パターンを
形成すること、このパターンを形成した積層板をリード
フレーム上に接着すること、および積層板とインナーリ
ードとを電気的に接続することが必要である。これらの
マルチチップパッケージは、リードフレームに直接半導
体チップを搭載したパッケージに比して、材料、工数共
に、極めて高価なものになっていた。Problems to be Solved by the Invention These conventional techniques involve forming a circuit pattern on a laminate, bonding the laminate on which the pattern is formed onto a lead frame, and bonding the laminate and inner leads together. It is necessary to electrically connect the These multi-chip packages are extremely expensive in terms of materials and man-hours, compared to packages in which semiconductor chips are mounted directly on lead frames.
問題点を解決するための手段
本発明は、上述の問題点を解消するもので、リードフレ
ームの半導体チップ搭載部に、直接、複数の半導体チッ
プをダイボンディングし、しかるのち、ワイヤーボンデ
ィングを行って樹脂封止した樹脂封止型マルチチップパ
ッケージである。Means for Solving the Problems The present invention solves the above-mentioned problems by directly die-bonding a plurality of semiconductor chips onto the semiconductor chip mounting portion of a lead frame, and then performing wire bonding. This is a resin-sealed multi-chip package.
作用
本発明によると、複数の半導体チップ間で、直接、ワイ
ヤーボンディングを行うことで、積層板等の中間的な回
路パターン材料を不要とし、材料、工数の削減ができ、
経済的に樹脂封止型マルチチップパッケージを実現する
ことが可能になる。According to the present invention, direct wire bonding is performed between a plurality of semiconductor chips, thereby eliminating the need for intermediate circuit pattern materials such as laminates, and reducing materials and man-hours.
It becomes possible to economically realize a resin-sealed multi-chip package.
実施例
第１図は、本発明の実施例に用いたリードフレームの平
面図であり、主要部分として、半導体チップ取付は部位
（ダイパッド部）１，２、ダイパッド部の吊りリード３
、タイバー４およびインナーリード群５を有している。Embodiment FIG. 1 is a plan view of a lead frame used in an embodiment of the present invention. The main parts are the semiconductor chip mounting parts (die pad part) 1 and 2, and the hanging leads 3 of the die pad part.
, a tie bar 4 and an inner lead group 5.
また、第２図は、本発明の他の実施例に用いたリードフ
レームの平面図であり、インナーリード５が少な（構成
されたものである。これらのリードフレームに対して、
半導体チップは、ダイパッド部１．２に、それぞれ、単
独あるいは複数でグイボンディングされる。FIG. 2 is a plan view of a lead frame used in another embodiment of the present invention, in which the number of inner leads 5 is small.
A single semiconductor chip or a plurality of semiconductor chips are bonded to the die pad portion 1.2.
搭載する複数個の半導体チップの基板電位が同一電位の
時は、それらのチップを搭載するリードフレーム上の部
位は、電気的に接続されていても問題を生じることは無
いが、基板電位が同一電位でない時には、第１図あるい
は第２図のように、複数個の半導体チップ搭載部位が相
互に電気的に独立した形のリードフレームを用いること
によって達成される。半導体チップ上に形成された電極
とアウターリードとの接続は、通常の樹脂封止型パッケ
ージと何ら変わる所はない。複数個の半導体チップを、
電気的に相互に接続するには、インナーリード群５を中
間媒体として、半導体チップ間を相互にワイヤーボンデ
ィングによって接続することも可能である。When the substrate potentials of multiple semiconductor chips to be mounted are the same, there will be no problem even if the parts on the lead frame on which those chips are mounted are electrically connected, but if the substrate potentials are the same. When the voltage is not at a potential, this is achieved by using a lead frame in which a plurality of semiconductor chip mounting portions are electrically independent from each other, as shown in FIG. 1 or FIG. The connection between the electrodes formed on the semiconductor chip and the outer leads is no different from that of a normal resin-sealed package. multiple semiconductor chips,
In order to electrically connect the semiconductor chips to each other, it is also possible to connect the semiconductor chips to each other by wire bonding using the inner lead group 5 as an intermediate medium.
発明の効果
本発明によれば、回路パターンを形成した積層板等を用
いることな（，１つ又は複数個の半導体チップ搭載部位
を有するリードフレームを用いれば、従来の組立技術を
用いて、極めて容易に、且つ安価に樹脂封止型マルチチ
ップパッケージとすることか可能である。Effects of the Invention According to the present invention, it is possible to use conventional assembly techniques without using a laminate plate or the like on which a circuit pattern is formed (by using a lead frame having one or more semiconductor chip mounting parts). It is possible to easily and inexpensively form a resin-sealed multi-chip package.
第１図および第２図は本発明の各実施例に用いたリード
フレームの平面図である。
１．２・・・・・・半導体チップ搭載部位（ダイパッド
部）、３・・・・・・吊りリード、４・・・・・・タイ
バー、５・・・・・・インナーリード。
代理人の氏名 弁理士 中尾敏男 はか１名第１図
イ、２−−−−ｊ尊ｆ１；、ラ−７７・士やト１又（や
イｆＬ＜ダ°イバノＩ：）３−−−マ°イイ、７ドの吊
ンジーｙ
牛−−−ダイＪＸ゛
５−°−イソナリーど1 and 2 are plan views of lead frames used in each embodiment of the present invention. 1.2...Semiconductor chip mounting part (die pad part), 3...Hanging lead, 4...Tie bar, 5...Inner lead. Name of agent Patent attorney Toshio Nakao 1 person Figure 1 I, 2---json f1; - Ma ° ii, 7-do suspension y cow --- Dai JX゛5-°-Isonary etc.
Claims (1)
を搭載し、ワイヤーボンディング後樹脂封止してなるこ
とを特徴とする樹脂封止型マルチチップパッケージ。A resin-sealed multi-chip package is characterized in that a plurality of semiconductor chips are mounted on the semiconductor chip mounting area and sealed with resin after wire bonding.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147603A JPS63311748A (en) | 1987-06-12 | 1987-06-12 | Resin-sealed multi-tip package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147603A JPS63311748A (en) | 1987-06-12 | 1987-06-12 | Resin-sealed multi-tip package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311748A true JPS63311748A (en) | 1988-12-20 |
Family
ID=15434063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147603A Pending JPS63311748A (en) | 1987-06-12 | 1987-06-12 | Resin-sealed multi-tip package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311748A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7598605B2 (en) | 2001-03-08 | 2009-10-06 | Hitachi, Ltd. | Semiconductor device having capacitive insulation means and communication terminal using the device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947567B1 (en) * | 1970-03-18 | 1974-12-17 | ||
| JPS54161270A (en) * | 1978-06-09 | 1979-12-20 | Nec Corp | Lead frame for integrated-circuit device |
| JPS59175145A (en) * | 1983-03-24 | 1984-10-03 | Fuji Electric Co Ltd | Lead frame |
-
1987
- 1987-06-12 JP JP62147603A patent/JPS63311748A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947567B1 (en) * | 1970-03-18 | 1974-12-17 | ||
| JPS54161270A (en) * | 1978-06-09 | 1979-12-20 | Nec Corp | Lead frame for integrated-circuit device |
| JPS59175145A (en) * | 1983-03-24 | 1984-10-03 | Fuji Electric Co Ltd | Lead frame |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7598605B2 (en) | 2001-03-08 | 2009-10-06 | Hitachi, Ltd. | Semiconductor device having capacitive insulation means and communication terminal using the device |
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