JPS63311422A - 間欠不規則信号発生装置 - Google Patents
間欠不規則信号発生装置Info
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- JPS63311422A JPS63311422A JP14732887A JP14732887A JPS63311422A JP S63311422 A JPS63311422 A JP S63311422A JP 14732887 A JP14732887 A JP 14732887A JP 14732887 A JP14732887 A JP 14732887A JP S63311422 A JPS63311422 A JP S63311422A
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- 230000001788 irregular Effects 0.000 title claims abstract description 38
- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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- Measurement Of Resistance Or Impedance (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、間欠的に不規則信号を発生し、たとえば、
機械的または電気的な伝達関数測定システムなどの信号
源として用いられる間欠不規則信号発生装置に関する。
機械的または電気的な伝達関数測定システムなどの信号
源として用いられる間欠不規則信号発生装置に関する。
従来、間欠的に不規則信号を得る間欠不規則信号発生装
置は、たとえば、第６図に示すように、不規則信号発生
部１６で不規則信号を形成し、この不規則信号をリレー
やアナログスイッチなどのスイッチ１８に加え、外部制
御信号Ｖ、によってスイッチ１８を間欠的にスイッチン
グさせて間欠不規則信号ｖｓを得て、その間欠不規則信
号■３を演算増幅器などからなる出力回路２ｏを通して
取り出している。
置は、たとえば、第６図に示すように、不規則信号発生
部１６で不規則信号を形成し、この不規則信号をリレー
やアナログスイッチなどのスイッチ１８に加え、外部制
御信号Ｖ、によってスイッチ１８を間欠的にスイッチン
グさせて間欠不規則信号ｖｓを得て、その間欠不規則信
号■３を演算増幅器などからなる出力回路２ｏを通して
取り出している。
間欠不規則信号■、は、たとえば、第７図に示すように
、不規則信号区間と、休止区間とを備えており、不規則
信号区間ｔ、は、スイッチ１８の導通時間、休止区間ｔ
ゎは、スイッチ１８を開（非導通時間によって設定され
るのである。
、不規則信号区間と、休止区間とを備えており、不規則
信号区間ｔ、は、スイッチ１８の導通時間、休止区間ｔ
ゎは、スイッチ１８を開（非導通時間によって設定され
るのである。
ところで、このような間欠不規則信号発生装置では、第
６図に示すように、アナログスイッチやリレーなどから
なるスイッチ１８を設置しなければならず、使用部品点
数が多くなる欠点を持っている。
６図に示すように、アナログスイッチやリレーなどから
なるスイッチ１８を設置しなければならず、使用部品点
数が多くなる欠点を持っている。
そこで、この発明は、使用部品点数を増加させることな
く簡単な構成により、間欠不規則信号を発生させようと
するものである。
く簡単な構成により、間欠不規則信号を発生させようと
するものである。
この発明の間欠不規則信号発生装置は、第１図に示すよ
うに、直列ランダムパターンを発生するランダムパター
ン信号源（擬似Ｍ系列ディジタル信号発生回路２４）と
、このランダムパターン信号源が発生した直列ランダム
パターンを並列ランダムパターンのディジタル信号に変
換する信号変換手段（直列・並列変換シフトレジスタ２
６）と、この信号変換手段で得られたディジタル信号を
記憶するとともに、記憶したディジタル信号を外部から
の制御信号によって任意の時間間隔で読出し可能な記憶
手段（ラッチ回路２８）と、この記憶手段から読み出さ
れた並列ランダムパターンのディジタル信号をアナログ
変換して間欠不規則信号Ｖ、を出力するディジタル・ア
ナログ変換手段ＣＤＡＣ３２）とを備えたものである。
うに、直列ランダムパターンを発生するランダムパター
ン信号源（擬似Ｍ系列ディジタル信号発生回路２４）と
、このランダムパターン信号源が発生した直列ランダム
パターンを並列ランダムパターンのディジタル信号に変
換する信号変換手段（直列・並列変換シフトレジスタ２
６）と、この信号変換手段で得られたディジタル信号を
記憶するとともに、記憶したディジタル信号を外部から
の制御信号によって任意の時間間隔で読出し可能な記憶
手段（ラッチ回路２８）と、この記憶手段から読み出さ
れた並列ランダムパターンのディジタル信号をアナログ
変換して間欠不規則信号Ｖ、を出力するディジタル・ア
ナログ変換手段ＣＤＡＣ３２）とを備えたものである。
このように構成されたことによって、ランダムパターン
信号源（擬似Ｍ系列ディジタル信号発生回路２４）によ
って発生させた直列ランダムパターンを信号変換手段（
直列・並列変換シフトレジスタ２６）によってディジタ
ル信号からなる並列ランダムパターンに変換し、このデ
ィジタル信号を記憶手段（ラッチ回路２日）に記憶させ
、この記憶手段に記憶させた並列ランダムパターンのデ
ィジタル信号を外部からの制御信号によって任意の時間
間隔で読み出し、これをディジタル・アナログ変換手段
（ＤＡＣ３２）によってアナログ信号に変換することに
より、間欠不規則信号Ｖ、を得ているのである。
信号源（擬似Ｍ系列ディジタル信号発生回路２４）によ
って発生させた直列ランダムパターンを信号変換手段（
直列・並列変換シフトレジスタ２６）によってディジタ
ル信号からなる並列ランダムパターンに変換し、このデ
ィジタル信号を記憶手段（ラッチ回路２日）に記憶させ
、この記憶手段に記憶させた並列ランダムパターンのデ
ィジタル信号を外部からの制御信号によって任意の時間
間隔で読み出し、これをディジタル・アナログ変換手段
（ＤＡＣ３２）によってアナログ信号に変換することに
より、間欠不規則信号Ｖ、を得ているのである。
第１図は、この発明の間欠不規則信号発生装置の実施例
を示す。
を示す。
クロック発生回路２２は、一定周期のクロックパルスＣ
ＬＫを発生する。クロックパルスＣＬＫは、直列ランダ
ムパターンを発生するランダムパターン信号源としての
擬似Ｍ系列ディジタル信号発生回路２４に駆動入力とし
て加えられる。ｔａ似Ｍ系列ディジタル信号発生回路２
４は、クロックパルスＣＬＫによって駆動され、クロッ
クパルスＣＬＫに基づいてたとえば、１６ビツトの直列
ディジタルランダムパターンＳＲＰを発生する。
ＬＫを発生する。クロックパルスＣＬＫは、直列ランダ
ムパターンを発生するランダムパターン信号源としての
擬似Ｍ系列ディジタル信号発生回路２４に駆動入力とし
て加えられる。ｔａ似Ｍ系列ディジタル信号発生回路２
４は、クロックパルスＣＬＫによって駆動され、クロッ
クパルスＣＬＫに基づいてたとえば、１６ビツトの直列
ディジタルランダムパターンＳＲＰを発生する。
この直列ディジタルランダムパターンＳＲＰは、並列デ
ィジタルランダムパターンＰＲＰに変換する信号変換手
段として設置された直列・並列変換シフトレジスタ２６
に加えられ、クロックパルスＣＬＫをシフトクロックと
して、たとえば、１６ビツトの並列ディジタルランダム
パターンＰＲＰに変換される。
ィジタルランダムパターンＰＲＰに変換する信号変換手
段として設置された直列・並列変換シフトレジスタ２６
に加えられ、クロックパルスＣＬＫをシフトクロックと
して、たとえば、１６ビツトの並列ディジタルランダム
パターンＰＲＰに変換される。
この並列ディジタルランダムパターンＰＲＰは、入力デ
ィジタル信号を記憶するとともに、記憶したディジタル
信号を外部からの制御信号によって任意の時間間隔で読
出し可能な記憶手段として設置された、たとえば出力イ
ネーブル機能を持つＤタイプのラッチ回路２８に加えて
記憶させる。この場合、ラッチ回路２８はフリップフロ
ップ回路で構成することもできる。
ィジタル信号を記憶するとともに、記憶したディジタル
信号を外部からの制御信号によって任意の時間間隔で読
出し可能な記憶手段として設置された、たとえば出力イ
ネーブル機能を持つＤタイプのラッチ回路２８に加えて
記憶させる。この場合、ラッチ回路２８はフリップフロ
ップ回路で構成することもできる。
このラッチ回路２８には、出力イネーブル機能の制御を
行うため、クロック発生回路２２で得られたクロックパ
ルスＣＬＫを分周回路３０によって分周して得られたク
ロックパルスがラッチイネーブル信号ＬＩＮとして加え
られるとともに、間欠制御信号ｖｃｔｓが出力イネーブ
ル入力として加えられている。したがって、ラッチ回路
２８には、ラッチイネーブル信号ＬＩＮによって並列デ
ィジタルランダムパターンＰＲＰが一時的に記憶されて
保持され、その保持された並列デイジタルランダムパタ
ーンＰＲＰが間欠制御信号ＶＣＩＮに基づいて間欠的に
読み出されて出力される。
行うため、クロック発生回路２２で得られたクロックパ
ルスＣＬＫを分周回路３０によって分周して得られたク
ロックパルスがラッチイネーブル信号ＬＩＮとして加え
られるとともに、間欠制御信号ｖｃｔｓが出力イネーブ
ル入力として加えられている。したがって、ラッチ回路
２８には、ラッチイネーブル信号ＬＩＮによって並列デ
ィジタルランダムパターンＰＲＰが一時的に記憶されて
保持され、その保持された並列デイジタルランダムパタ
ーンＰＲＰが間欠制御信号ＶＣＩＮに基づいて間欠的に
読み出されて出力される。
この並列ディジタルランダムパターンＰＰＰは、ラッチ
回路２８から各ビット出力として取り出され、ディジタ
ル・アナログ変換器（ＤＡＣ）３２に加えられる。すな
わち、並列ディジタルランダムパターンＰＰＰは、各ビ
ットごとに設けられた抵抗３４を通して各ビット出力ご
とに電流に変換された後、加算される。この場合、間欠
制御信号Ｖ ＣＩＮが解除された状態（ディセーブル状
態）では、各抵抗３４に流れる電流は、全て零になるの
で、間欠不規則信号電流の休止区間となる。
回路２８から各ビット出力として取り出され、ディジタ
ル・アナログ変換器（ＤＡＣ）３２に加えられる。すな
わち、並列ディジタルランダムパターンＰＰＰは、各ビ
ットごとに設けられた抵抗３４を通して各ビット出力ご
とに電流に変換された後、加算される。この場合、間欠
制御信号Ｖ ＣＩＮが解除された状態（ディセーブル状
態）では、各抵抗３４に流れる電流は、全て零になるの
で、間欠不規則信号電流の休止区間となる。
各抵抗３４によって得られた間欠不規則信号電流は、演
算増幅器３６、抵抗４０からなる電流・電圧変換回路４
６を通して電圧に変換され、第７図に示した間欠不規則
信号Ｖ、が得られるのである。
算増幅器３６、抵抗４０からなる電流・電圧変換回路４
６を通して電圧に変換され、第７図に示した間欠不規則
信号Ｖ、が得られるのである。
そして、演算増幅器３６から取り出されたアナログ変換
出力は、フィルタ４８を通して出力端子から間欠不規則
信号■、として取り出される。この間欠不規則信号Ｖ、
の不規則信号区間ｔ、および休止区間ｔｏは、間欠制御
信号Ｖ ＣＩＮの高（Ｈ）レベルおよび低（Ｌ）レベル
区間によって制御され、任意に設定することができる。
出力は、フィルタ４８を通して出力端子から間欠不規則
信号■、として取り出される。この間欠不規則信号Ｖ、
の不規則信号区間ｔ、および休止区間ｔｏは、間欠制御
信号Ｖ ＣＩＮの高（Ｈ）レベルおよび低（Ｌ）レベル
区間によって制御され、任意に設定することができる。
第１図に示した間欠不規則信号発生装置において、ラッ
チ回路２８は、たとえば、第２図に示すように、出力イ
ネーブル機能を持つＣＭＯ３汎用ディジタル素子として
各ビットごとにトライステート回路２８０を以て構成す
ることができる。
チ回路２８は、たとえば、第２図に示すように、出力イ
ネーブル機能を持つＣＭＯ３汎用ディジタル素子として
各ビットごとにトライステート回路２８０を以て構成す
ることができる。
各トライステート回路２８０は、たとえば、第３図に示
すように、電界効果トランジスタ（ＦＥＴ）２８１．２
８２．２８３．２８４．２８５．２８６．２８７．２８
８およびインバータ２８９で構成すると、その等価回路
は、第４図に示すようになる。第４図において、（Ａ）
はＨレベル出力時、（Ｂ）はＬレベル出力時、（Ｃ）は
出力ディセーブル時を表し、各等価回路において、ＳＩ
、Ｓ２は等価スイッチ、ＺＭはＨレベル出力インピーダ
ンス、ｚＬはＬレベル出力インピーダンスを示す。
すように、電界効果トランジスタ（ＦＥＴ）２８１．２
８２．２８３．２８４．２８５．２８６．２８７．２８
８およびインバータ２８９で構成すると、その等価回路
は、第４図に示すようになる。第４図において、（Ａ）
はＨレベル出力時、（Ｂ）はＬレベル出力時、（Ｃ）は
出力ディセーブル時を表し、各等価回路において、ＳＩ
、Ｓ２は等価スイッチ、ＺＭはＨレベル出力インピーダ
ンス、ｚＬはＬレベル出力インピーダンスを示す。
このようなラッチ回路２８の１ビット分を成すトライス
テート回路２８０に、ＤＡＣ３２を組み合せた場合、第
５図に示すようになる。
テート回路２８０に、ＤＡＣ３２を組み合せた場合、第
５図に示すようになる。
トライステート回路２８０の出力■。がＨレベルになる
と、抵抗３４に電流が流れ、抵抗３４．４０の抵抗値を
Ｒ３４、Ｒ４゜とすると、ＤＡＣ３２の出力■４は、 ・・・（１） の電圧となる。
と、抵抗３４に電流が流れ、抵抗３４．４０の抵抗値を
Ｒ３４、Ｒ４゜とすると、ＤＡＣ３２の出力■４は、 ・・・（１） の電圧となる。
次に、トライステート回路２８０の出力■。がＬレベル
に移行すると、ＤＡＣ３２の出力■１は、・・・（２） の電圧となる。ここで、ＺＨ”Ｒｆｆ４、ＺＬ（Ｒ３４
とすると、Ｈレベルのとき、 が生じ、Ｌレベルのとき、 が生じる。そして、トライステート回路２８０の出力ｖ
０をディセーブル状態にすると、ＤＡＣ３２の出力■、
は零になる。
に移行すると、ＤＡＣ３２の出力■１は、・・・（２） の電圧となる。ここで、ＺＨ”Ｒｆｆ４、ＺＬ（Ｒ３４
とすると、Ｈレベルのとき、 が生じ、Ｌレベルのとき、 が生じる。そして、トライステート回路２８０の出力ｖ
０をディセーブル状態にすると、ＤＡＣ３２の出力■、
は零になる。
このようにして各ビット出力が、第２図に示した回路に
加わると、並列ディジタルランダムパターンＰＲＰに対
応したアナログ出力ＶＡが得られるとともに、ディセー
ブル状態になると、出力は零になり、アナログ出力ｖＡ
と出力零とが交互に生じて、間欠不規則信号■、が生じ
るのである。
加わると、並列ディジタルランダムパターンＰＲＰに対
応したアナログ出力ＶＡが得られるとともに、ディセー
ブル状態になると、出力は零になり、アナログ出力ｖＡ
と出力零とが交互に生じて、間欠不規則信号■、が生じ
るのである。
この発明によれば５、使用部品数を低減でき、簡単な構
成によって間欠不規則信号を得ることができる小型で低
価格の間欠不規則信号発生装置を実現できる。
成によって間欠不規則信号を得ることができる小型で低
価格の間欠不規則信号発生装置を実現できる。
第１図はこの発明の間欠不規則信号発生装置の実施例を
示すブロック図、第２図は第１図に示した間欠不規則信
号発生装置におけるラッチ回路の具体的な構成例を示す
図、第３図は第２図に示したラッチ回路を構成するトラ
イステート回路の具体的な回路構成例を示す回路図、第
４図は第３図に示したトライステート回路の等価回路を
示す図、第５図は第３図に示したトライステート回路と
ディジタル・アナログ変換器の構成を示す図、第６図は
従来の間欠不規則信号発生装置を示す回路図、第７図は
間欠不規則信号を示す図である。 ２４・・・擬（）２Ｍ系列ディジタル信号発生回路（ラ
ンダムパターン信号源） ２６・・・直列・並列変換シフトレジスタ（信号変換手
段） ２８・・・ラッチ回路（記憶手段） ３２・・・ディジタル・アナログ変換器（ディジタル・
アナログ変換手段）
示すブロック図、第２図は第１図に示した間欠不規則信
号発生装置におけるラッチ回路の具体的な構成例を示す
図、第３図は第２図に示したラッチ回路を構成するトラ
イステート回路の具体的な回路構成例を示す回路図、第
４図は第３図に示したトライステート回路の等価回路を
示す図、第５図は第３図に示したトライステート回路と
ディジタル・アナログ変換器の構成を示す図、第６図は
従来の間欠不規則信号発生装置を示す回路図、第７図は
間欠不規則信号を示す図である。 ２４・・・擬（）２Ｍ系列ディジタル信号発生回路（ラ
ンダムパターン信号源） ２６・・・直列・並列変換シフトレジスタ（信号変換手
段） ２８・・・ラッチ回路（記憶手段） ３２・・・ディジタル・アナログ変換器（ディジタル・
アナログ変換手段）
Claims (2)
- （１）直列ランダムパターンを発生するランダムパター
ン信号源と、 この信号源が発生した直列ランダムパターンを並列ラン
ダムパターンのディジタル信号に変換する信号変換手段
と、 信号変換手段で得られたディジタル信号を記憶するとと
もに、記憶したディジタル信号を外部からの制御信号に
よって任意の時間間隔で読出し可能な記憶手段と、 この記憶手段から読み出された並列ランダムパターンの
ディジタル信号をアナログ変換して間欠不規則信号を出
力するディジタル・アナログ変換手段とを備えた間欠不
規則信号発生装置。 - （２）前記記憶手段は、記憶したディジタル信号を外部
から与えられる制御信号によって出力するラッチ回路ま
たはフリップフロップ回路で構成した特許請求の範囲第
１項に記載の間欠不規則信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14732887A JPH0654335B2 (ja) | 1987-06-12 | 1987-06-12 | 間欠不規則信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14732887A JPH0654335B2 (ja) | 1987-06-12 | 1987-06-12 | 間欠不規則信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63311422A true JPS63311422A (ja) | 1988-12-20 |
| JPH0654335B2 JPH0654335B2 (ja) | 1994-07-20 |
Family
ID=15427698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14732887A Expired - Fee Related JPH0654335B2 (ja) | 1987-06-12 | 1987-06-12 | 間欠不規則信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654335B2 (ja) |
-
1987
- 1987-06-12 JP JP14732887A patent/JPH0654335B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654335B2 (ja) | 1994-07-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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