JPS63308422A - Buffer device for pcm audio signal - Google Patents

Buffer device for pcm audio signal

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JPS63308422A
JPS63308422A JP62144236A JP14423687A JPS63308422A JP S63308422 A JPS63308422 A JP S63308422A JP 62144236 A JP62144236 A JP 62144236A JP 14423687 A JP14423687 A JP 14423687A JP S63308422 A JPS63308422 A JP S63308422A
Authority
JP
Japan
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signal
clock signal
level
pcm audio
write
Prior art date
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Pending
Application number
JP62144236A
Other languages
Japanese (ja)
Inventor
Keijiro Nishimura
西村 啓二朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Abstract

PURPOSE:To perform conversion to a PCM audio signal of different clock signal frequency and to reduce signal deterioration by extracting or inserting a write clock signal or read clock signal at such timing that the level of write- side PCM audio signal is large if the write clock signal and read clock signal shift are out of phase with each other as specified. CONSTITUTION:A signal level comparing circuit 3 is provided as a circuit which is connected to an audio serial signal input terminal 1 and a clock signal input terminal 2 and compares the level of an 8-bit PCM audio serial signal with a prescribed level, and a means for extracting or inserting the clock signal is so constituted as to performs the extraction or insertion at large-audio-level timing according to the output of the detection circuit. Namely, the detection circuit detects the level of the write-side PCM audio signal. The extraction or insertion is performed at the large-audio-level timing according to the output of the circuit detected by the means for extracting or inserting the clock signal. Thus, the conversion to the PCM audio signal of different clock signal frequency is performed and the signal deteriorations reduced.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロック信号周波数が異なる2点間のPCM
音声信号のバッファ装置に関する。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention provides PCM control between two points with different clock signal frequencies.
The present invention relates to an audio signal buffer device.

〔概要〕〔overview〕

本発明はクロック信号周波数が異なる2点間のPCM音
声信号のバッファ装置において、書込クロック信号と読
出クロック信号との位相が所定のずれを生じたときに、
書込側のPCM音声信号のレベルが大きいタイミングで
書込クロック信号または読出クロック信号の抜取または
挿入を実行することにより、 クロック信号周波数の異なるPCM音声信号に変換する
ことができ、かつ信号劣化が少ないようにしたものであ
る。
The present invention provides a buffer device for PCM audio signals between two points having different clock signal frequencies, when a predetermined phase shift occurs between the write clock signal and the read clock signal.
By extracting or inserting the write clock signal or read clock signal at the timing when the level of the PCM audio signal on the writing side is high, it is possible to convert the clock signal to a PCM audio signal with a different clock signal frequency, and to prevent signal deterioration. It was designed to be as small as possible.

〔従来の技術〕[Conventional technology]

第2図は従来例のPCM音声信号のバッファ装置のブロ
ック構成図である。
FIG. 2 is a block diagram of a conventional PCM audio signal buffer device.

従来、PCM音声信号のバッファ装置は、第2図に示す
ように、ディジクル・アナログ変換器31の音声直列信
号入力端子1にPCM音声信号を人力し、クロック信号
入力端子2にクロック信号を入力して、アナログ信号を
出力する。このアナログ信号を、アナログ・ディジタル
変換器32の一方の人力に接続し、ディジタル・アナロ
グ変換器31のクロック信号入力端子2に接続されたク
ロック信号とは周波数の異なるクロック信号をクロック
信号入力端子20を介して他方の人力に接続する。
Conventionally, a PCM audio signal buffer device, as shown in FIG. and output an analog signal. This analog signal is connected to one of the analog/digital converters 32, and a clock signal having a frequency different from the clock signal connected to the clock signal input terminal 2 of the digital/analog converter 31 is input to the clock signal input terminal 20. Connect to the other's human power via.

以上のことにより音声直列信号出力端子33より速度変
換されたPCM音声信号を取り出していた。
As a result of the above, the speed-converted PCM audio signal was taken out from the audio serial signal output terminal 33.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかし、このような従来のPCM音声信号のバッファ装
置では、ディジクル信号を一度アナログ信号に変換し、
さらにそのアナログ信号をディジタル信号に変換してい
るので、アナログ信号をディジタル化するときに発生ず
る信号劣化が避けられない欠点があった。
However, in such conventional PCM audio signal buffer devices, the digital signal is first converted into an analog signal,
Furthermore, since the analog signal is converted into a digital signal, there is a drawback that signal deterioration that occurs when converting an analog signal into a digital signal cannot be avoided.

本発明は上記の欠点を解決するもので、クロック信号周
波数の異なるPCM音声信号に変換することができ、か
つ信号劣化の少ないPCM音声信号のバッファ装置を提
供することを目的とする。
SUMMARY OF THE INVENTION The present invention solves the above-mentioned drawbacks, and aims to provide a buffer device for PCM audio signals that can be converted into PCM audio signals having different clock signal frequencies and that exhibits less signal deterioration.

〔問題点を解決するだめの手段〕[Failure to solve the problem]

本発明は、エラスチックストアと、このエラスチックス
トアに書込クロックに同期してPCM音声信号を書込む
書込手段と、上記エラスチックストアから上記書込クロ
ック信号と非同期の読出クロック信号に同期してPCM
音声信号を読出す読出手段と、上記書込クロック信号と
上記読出クロック信号との位相を比較して所定のずれが
生じたときに書込クロック信号または読出クロック信号
の抜取または挿入を行う手段とを備えたPCM音声信号
のバッファ装置において、書込側にPCM音声信号のレ
ベルを検出する回路を設け、上記クロック信号の抜取ま
たは挿入を行う手段は、上記検出する回路の出力に応じ
て音声レベルの大きいタイミングで抜取または挿入を実
行する構成であることを特徴とする。
The present invention provides an elastic store, a writing means for writing a PCM audio signal into the elastic store in synchronization with a write clock, and a PCM audio signal from the elastic store in synchronization with a read clock signal asynchronous to the write clock signal.
reading means for reading an audio signal; and means for comparing the phases of the write clock signal and the read clock signal and extracting or inserting the write clock signal or the read clock signal when a predetermined deviation occurs. In the PCM audio signal buffer device, a circuit for detecting the level of the PCM audio signal is provided on the writing side, and the means for extracting or inserting the clock signal detects the audio level according to the output of the detecting circuit. It is characterized by a configuration in which extraction or insertion is performed at a large timing.

〔作用〕[Effect]

検出する回路で書込側のPCM音声信号のレベルを検出
する。クロック信号の抜取または挿入を行う手段で検出
する回路の出力に応じ音声レベルの大きいタイミングで
抜取または挿入を実行する。
A detection circuit detects the level of the PCM audio signal on the writing side. The means for extracting or inserting the clock signal executes the extraction or insertion at a timing when the audio level is high according to the output of the circuit detected.

以上の動作によりクロック信号周波数の異なるPCM音
声信号に変換でき、かつ信号劣化を少なくできる。
By the above operation, it is possible to convert the clock signal into a PCM audio signal having a different frequency, and to reduce signal deterioration.

〔実施例〕〔Example〕

本発明の実施例について図面を参照して説明する。第1
図は本発明一実施例PCM音声信号のバッファ装置のブ
ロック構成図である。第1図において、PCM音声信号
のバッファ装置は、図外からMSBからLSBまでの8
ピツ)P、CMの音声直列信号が人力する音声直列信号
入力端子1と、図外から第一のクロック信号が人力する
クロック信号入力端子2と、音声直列信号入力端子1お
よびクロック信号入力端子2に接続され8ピツ)PCM
の音声信号を並列信号に変換する直列並列変換回路4と
、直列並列変換回路4の出力をそれぞれ人力する8個の
エラスチックストア5〜12とを備える。
Embodiments of the present invention will be described with reference to the drawings. 1st
The figure is a block configuration diagram of a PCM audio signal buffer device according to an embodiment of the present invention. In Figure 1, the buffer device for the PCM audio signal consists of 8 bits from MSB to LSB (not shown).
audio serial signal input terminal 1 to which the audio serial signals of P and CM are manually input, a clock signal input terminal 2 to which the first clock signal from outside the figure is manually input, audio serial signal input terminal 1 and clock signal input terminal 2 (8 pins) PCM
The apparatus includes a serial-to-parallel conversion circuit 4 that converts audio signals into parallel signals, and eight elastic stores 5 to 12 that manually input the outputs of the serial-to-parallel conversion circuit 4.

また、図外から第二のクロック信号を入力するクロック
信号入力端子20と、エラスチックストア5〜12の出
力をそれぞれ人力し、クロック信号入力端子20から第
二のクロック信号を人力し音声直列信号を出力する並列
直列変換回路18と、並列直列変換回路18の出力を図
外に出力する音声直列信号出力端子19と、第一のクロ
ック信号をN分周した書込クロック信号を人力してエラ
スチックストア5〜12に書込むタイミングパルスを発
生する書込手段である書込カウンタ14と、第二のクロ
ック信号をN分周した読出クロック信号を人力してエラ
スチックストア5〜12から読出すタイミングパルスを
発生する読出手段である読出カウンタ15とを備える。
In addition, the clock signal input terminal 20 for inputting a second clock signal from outside the figure and the outputs of the elastic stores 5 to 12 are manually input, and the second clock signal is input from the clock signal input terminal 20 to generate an audio serial signal. A parallel-to-serial conversion circuit 18 to output, an audio serial signal output terminal 19 to output the output of the parallel-to-serial conversion circuit 18 outside the figure, and an elastic store by manually inputting a write clock signal obtained by dividing the first clock signal by N. A write counter 14, which is a writing means, generates a timing pulse to write to elastic stores 5 to 12, and a read clock signal obtained by dividing the second clock signal by N, and a timing pulse to read from elastic stores 5 to 12 is generated manually. A read counter 15 is provided as a read means for generating the data.

ここで本発明の特徴は、音声直列信号入力端子1および
クロック信号入力端子2に接続され、8ピツ)PCMの
音声直列信号のレベルと規定のレベル値とを比較する検
出する回路である信号レベル比較回路3を備え、また、
クロック信号の抜取を行う手段であるところの、書込カ
ウンタ14の出力、読出力ランク15の出力および信号
レベル比較回路3の出力を人力し、書込カウンタ14の
出力が読出カウンタ15の出力より位相がほぼ1ビット
進み音声直列信号のレベルが規定のレベル値以上のとき
第一の制御信号を出力し、また書込カウンタ14の出力
が読出カウンタ15の出力より位相がほぼ1ビット遅れ
音声直列信号のレベルが規定のレベル値以上のとき第二
の制御信号を出力する位相比較器17と、直列並列変換
回路4から第一のクロック信号をN分周した書込クロッ
ク信号を入力して書込カウンタ14に与え第一の制御信
号を人力したときに書込クロック信号から1ビツト抜取
るクロック1ビツト抜取回路13と、並列直列変換回路
18から第二のクロック信号をN分周した続出クロック
信号を入力して読出カウンタ15に与え、第二の制御信
号を入力したときに読出クロック信号から1ビツト抜取
るクロック1ビツト抜取回路16とを備えたことである
Here, the feature of the present invention is that the circuit is connected to the audio serial signal input terminal 1 and the clock signal input terminal 2, and is a signal level detecting circuit that compares the level of the PCM audio serial signal with a predetermined level value. A comparison circuit 3 is provided, and
The output of the write counter 14, the output of the read output rank 15, and the output of the signal level comparison circuit 3, which are means for extracting the clock signal, are manually input, and the output of the write counter 14 is higher than the output of the read counter 15. When the phase of the audio serial signal advances by approximately 1 bit, the first control signal is output when the level of the audio serial signal is equal to or higher than the specified level value, and the output of the write counter 14 lags the output of the read counter 15 by approximately 1 bit in phase. A phase comparator 17 outputs a second control signal when the signal level is equal to or higher than a predetermined level value, and a write clock signal obtained by dividing the first clock signal by N from the serial/parallel conversion circuit 4 is inputted and written. A clock 1-bit extraction circuit 13 extracts one bit from the write clock signal when the first control signal is input to the write counter 14 manually, and a successive clock obtained by dividing the second clock signal from the parallel-to-serial conversion circuit 18 by N. A clock 1 bit extraction circuit 16 is provided which inputs a signal and applies it to the read counter 15, and extracts 1 bit from the read clock signal when a second control signal is input.

このような構成のPCM音声信号のバッファ装置の動作
について説明する。第1図において、音声直列信号入力
端子1に8ピツ)PCMの音声直列信号が入力される。
The operation of the PCM audio signal buffer device having such a configuration will be explained. In FIG. 1, an 8-pin PCM audio serial signal is input to an audio serial signal input terminal 1.

クロック信号入力端子2に音声直列信号入力端子1に人
力されたデータの第一のクロック信号が人力される。直
列並列変換回路4で8ビット直列信号が8ビット並列信
号に変換され、この8ビット並列信号に対応した書込ク
ロック信号が生成される。この書込クロック信号はクロ
ック1ビツト抜取回路13を通り、書込カウンタ14に
人力される。書込カウンタ14は並列化された8ビット
並列信号を工らスチックストア5〜12に書込むタイミ
ングパルスを発生し、このタイミングパルスにより、直
列並列変換回路4の出力である8ビット並列信号は、そ
れぞれのエラスチックストア5〜12に書込まれる。
A first clock signal of the data input to the audio serial signal input terminal 1 is input to the clock signal input terminal 2 . The 8-bit serial signal is converted into an 8-bit parallel signal by the serial-parallel conversion circuit 4, and a write clock signal corresponding to this 8-bit parallel signal is generated. This write clock signal passes through a clock 1 bit sampling circuit 13 and is inputted to a write counter 14. The write counter 14 generates a timing pulse to write the parallelized 8-bit parallel signal into the stick stores 5 to 12, and with this timing pulse, the 8-bit parallel signal output from the serial-parallel conversion circuit 4 becomes Written to each elastic store 5-12.

クロツタ信号入力端子2に入力される第一のクロック信
号とはわずかに異なる周波数の第二のクロック信号がも
う一方のクロック信号入力端子20に入力され、この第
二のクロック信号は並列直列変換回路18でN分周され
読出クロック信号としてクロック1ビツト抜取回路16
を通り読出カウンタ15に人力される。
A second clock signal having a slightly different frequency from the first clock signal input to the clock signal input terminal 2 is input to the other clock signal input terminal 20, and this second clock signal is input to the parallel-to-serial conversion circuit. A circuit 16 divides the clock frequency by N by 18 and extracts one bit of the clock as a read clock signal.
The data is manually inputted to the read counter 15 through the .

読出カウンター5が発生するタイミングパルスにより、
エラスチックストア5〜12から8ビット並列信号が読
出され、この8ビット並列信号は並列直列変換回路18
に送られ、8ビツトの音声直列信号に変換される。
Due to the timing pulse generated by the read counter 5,
An 8-bit parallel signal is read from elastic stores 5 to 12, and this 8-bit parallel signal is sent to the parallel-to-serial conversion circuit 18.
and converted into an 8-bit audio serial signal.

書込カウンター4の出力と読出カウンター5の出力とを
位相比較器17で比較し、書込カウンター4の出力位相
が続出カウンター5の出力位相よりも1ビット近く進み
、かつ、信号レベル比較回路3で規定のレベル値以上の
高いレベルが検出されたタイミングでただちにクロック
1ビツト抜取回路13で書込カウンター4に人力される
書込クロック信号を1ビット抜き取る。
The output of the write counter 4 and the output of the read counter 5 are compared by the phase comparator 17, and the output phase of the write counter 4 is approximately 1 bit ahead of the output phase of the successive counter 5, and the signal level comparison circuit 3 Immediately at the timing when a high level higher than a prescribed level value is detected, a clock 1 bit extraction circuit 13 extracts 1 bit of the write clock signal inputted to the write counter 4.

一方、書込カウンタ14の出力位相が読出カウンタ15
の出力位相よりも1ビット近く遅れ、かつ、レベル比較
回路3で、規定のレベル値以上の高いレベルが検出され
たら、ただちに−、クロック1ビツト抜取回路16で読
出しカウンタ15に人力される続出クロック信号を1ビ
ット抜き取る。
On the other hand, the output phase of the write counter 14 is the same as that of the read counter 15.
When the level comparator circuit 3 detects a high level that is nearly 1 bit behind the output phase of the clock and is higher than the specified level value, the successive clock signal is immediately inputted to the readout counter 15 by the clock 1 bit sampling circuit 16. Extract 1 bit from the signal.

以上本実施例では、直列音声信号のレベルの高い部分で
1ザンプル分抜き取ることで説明したが、一つ前のサン
プル分を再度挿入してもよい。
In this embodiment, one sample is extracted from a high-level portion of the serial audio signal, but the previous sample may be inserted again.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、クロック信号周波数の
異なるPCM音声信号に変換することができ、かつ1ザ
ンプル分の抜取、または挿入は音声レベルの高い部分で
行われるので歪として検知されにくい優れた効果がある
As explained above, the present invention has the advantage that it can be converted into a PCM audio signal with a different clock signal frequency, and since the extraction or insertion of one sample is performed at a portion where the audio level is high, it is difficult to detect as distortion. It has a positive effect.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明一実施例PCM音声信号のバッファ装置
のブロック構成図。 第2図は従来例のPCM音声信号のバッファ装置0 置のブロック構成図。 1・・・音声直列信号入力端子、2.20・・・クロッ
ク信号入力端子、3・・・信号レベル比較回路、4・・
・直列並列変換回路、5〜12・・・エラスチックスト
ア、13・・・クロック1ビツト抜取回路、14・・・
書込カウンタ、15・・・読出カウンタ、16・・・ク
ロック1ビツト抜取回路、17・・・位相比較器、18
・・・並列直列変換回路、19.33・・・音声直列信
号出力端子、31・・・ディジタル・アナログ変換器、
32・・・アナログ・ディジタル変換器。
FIG. 1 is a block diagram of a PCM audio signal buffer device according to an embodiment of the present invention. FIG. 2 is a block diagram of a conventional PCM audio signal buffer device. 1...Audio serial signal input terminal, 2.20...Clock signal input terminal, 3...Signal level comparison circuit, 4...
・Serial parallel conversion circuit, 5 to 12... Elastic store, 13... Clock 1 bit extraction circuit, 14...
Write counter, 15... Read counter, 16... Clock 1 bit sampling circuit, 17... Phase comparator, 18
...Parallel-serial conversion circuit, 19.33...Audio serial signal output terminal, 31...Digital-to-analog converter,
32...Analog-digital converter.

Claims (1)

【特許請求の範囲】[Claims] (1)エラスチックストアと、 このエラスチックストアに書込クロックに同期してPC
M音声信号を書込む書込手段と、 上記エラスチックストアから上記書込クロック信号と非
同期の読出クロック信号に同期してPCM音声信号を読
出す読出手段と、 上記書込クロック信号と上記読出クロック信号との位相
を比較して所定のずれが生じたときに書込クロック信号
または読出クロック信号の抜取または挿入を行う手段と を備えたPCM音声信号のバッファ装置において、 書込側にPCM音声信号のレベルを検出する回路を設け
、 上記クロック信号の抜取または挿入を行う手段は、上記
検出する回路の出力に応じて音声レベルの大きいタイミ
ングで抜取または挿入を実行する構成である ことを特徴とするPCM音声信号のバッファ装置。
(1) An elastic store and a PC that writes to this elastic store in synchronization with the clock.
writing means for writing an M audio signal; reading means for reading a PCM audio signal from the elastic store in synchronization with a read clock signal asynchronous with the write clock signal; and the write clock signal and the read clock signal. In a PCM audio signal buffer device, the PCM audio signal buffer device is provided with a means for extracting or inserting a write clock signal or a read clock signal when a predetermined shift occurs by comparing the phase with the PCM audio signal on the writing side. A PCM characterized in that a level detecting circuit is provided, and the means for extracting or inserting the clock signal is configured to execute the extracting or inserting at a timing when the audio level is high according to the output of the detecting circuit. Audio signal buffer device.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021095754A1 (en) * 2019-11-12 2021-05-20 ソニー株式会社 Data processing device, data processing method, and data processing program

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021095754A1 (en) * 2019-11-12 2021-05-20 ソニー株式会社 Data processing device, data processing method, and data processing program
CN114631296A (en) * 2019-11-12 2022-06-14 索尼集团公司 Data processing apparatus, data processing method, and data processing program

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