JPS63308347A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS63308347A JPS63308347A JP14563287A JP14563287A JPS63308347A JP S63308347 A JPS63308347 A JP S63308347A JP 14563287 A JP14563287 A JP 14563287A JP 14563287 A JP14563287 A JP 14563287A JP S63308347 A JPS63308347 A JP S63308347A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置に関する。
最近、半導体製造技術の進歩により、微細化及び大容量
化が進み、アルミニウム配線の幅も１〜２μｍ程度とな
り、ストレスマイグレーション及びエレクトロマ゛−イ
グレーション等によるアルミニウム配線の断線が発生し
アルミニウム配線の寿命が問題視されはじめた。その一
つの改善策として、アルミニウム層の直下に多結晶シリ
コン層を敷いた２１！配線構造が提案されており、アル
ミニウム層がたとえ断線しても、直下の多結晶シリコン
層で電気的に導通が得られる利点がある。
化が進み、アルミニウム配線の幅も１〜２μｍ程度とな
り、ストレスマイグレーション及びエレクトロマ゛−イ
グレーション等によるアルミニウム配線の断線が発生し
アルミニウム配線の寿命が問題視されはじめた。その一
つの改善策として、アルミニウム層の直下に多結晶シリ
コン層を敷いた２１！配線構造が提案されており、アル
ミニウム層がたとえ断線しても、直下の多結晶シリコン
層で電気的に導通が得られる利点がある。
第２図は従来のＭＯＳ型半導体装置の一例を説明するた
めの半導体チップの断面図である。
めの半導体チップの断面図である。
第２図に示すように、半導体基板１の主表面に素子形成
領域を区画するフィールド絶縁膜２と該フィールド絶縁
膜２の下面にチャネルストッパ３を設け、前記素子形成
領域を含む表面にゲート絶縁膜４を設ける０次に、全面
に多結晶シリコン層を堆積し、これを選択的にエツチン
グしてゲート絶縁膜４の上のゲート電極５およびフィー
ルド絶縁膜２の上の電極配線６を設ける。次に、ゲート
電！５およびフィールド絶縁膜２をマスクとして不純物
をイオン注入し、前記素子形成領域内に逆導電型の拡散
領域７を形成する。次に、全面にＣＶＤ法によりリンお
よびホウ素の少くとも１種を含む硅酸ガラス層８を堆積
して９００〜９５０℃の温度でリフローさせ表面をなだ
らかにする。
領域を区画するフィールド絶縁膜２と該フィールド絶縁
膜２の下面にチャネルストッパ３を設け、前記素子形成
領域を含む表面にゲート絶縁膜４を設ける０次に、全面
に多結晶シリコン層を堆積し、これを選択的にエツチン
グしてゲート絶縁膜４の上のゲート電極５およびフィー
ルド絶縁膜２の上の電極配線６を設ける。次に、ゲート
電！５およびフィールド絶縁膜２をマスクとして不純物
をイオン注入し、前記素子形成領域内に逆導電型の拡散
領域７を形成する。次に、全面にＣＶＤ法によりリンお
よびホウ素の少くとも１種を含む硅酸ガラス層８を堆積
して９００〜９５０℃の温度でリフローさせ表面をなだ
らかにする。
次に、拡散領域７および電極配線６の上の硅酸ガラス層
８にコンタクト用開口部を設け、再度９００〜９５０℃
の温度でリフローして前記開口部をなだらかにする。次
に、前記開口部を含む表面に多結晶シリコン層１０およ
びアルミニウム層１１を順次堆積し、選択的にエツチン
グして前記開口部の拡散領域７および電極配線６のそれ
ぞれとコンタクトする多結晶シリコン層１０およびアル
ミニウム層からなる２層構造の配線を形成する。
８にコンタクト用開口部を設け、再度９００〜９５０℃
の温度でリフローして前記開口部をなだらかにする。次
に、前記開口部を含む表面に多結晶シリコン層１０およ
びアルミニウム層１１を順次堆積し、選択的にエツチン
グして前記開口部の拡散領域７および電極配線６のそれ
ぞれとコンタクトする多結晶シリコン層１０およびアル
ミニウム層からなる２層構造の配線を形成する。
上述した従来のＭＯＳ型半導体装置は、配線を構成する
アルミニウム層直下の多結晶シリコン層に導電性を持た
せるための不純物（リン又はホウ素）をドー プする際
９００℃以上の熱処理が必要であるが、層間絶縁膜であ
る硅酸ガラス層のりフロー性が良好なため、多結晶シリ
コン層も同時に移動して均一な導電性を有する多結晶シ
リコン層を形成する事が困難であるという問題点がある
。
アルミニウム層直下の多結晶シリコン層に導電性を持た
せるための不純物（リン又はホウ素）をドー プする際
９００℃以上の熱処理が必要であるが、層間絶縁膜であ
る硅酸ガラス層のりフロー性が良好なため、多結晶シリ
コン層も同時に移動して均一な導電性を有する多結晶シ
リコン層を形成する事が困難であるという問題点がある
。
本発明のＭＯＳ型半導体装置は、−導電型半導体基板の
主表面に設けた素子形成領域を区画するフィールド絶縁
膜と、前記素子形成領域の表面に設けたゲート絶縁膜と
、前記ゲート絶縁膜上に選択的に設けたゲート電極と、
前記素子形成領域内に前記ゲート電極および前記フィー
ルド絶縁膜と整合させて設けた逆導電型の拡散領域と、
前記フィールド絶縁膜上に設けた電極配線と、前記素子
形成領域を含む表面に設けリフローさせたリンおよびホ
ウ素の少くとも１種を含む硅酸ガラス層と前記硅酸ガラ
ス唐土にシリコン窒化膜またはシリコンオキシナイトラ
イド膜のいずれか一方を積層して設けた層間絶縁膜と、
前記層間絶縁膜に選択的に設けた開口部を通して前記拡
散領域および前記電極配線のそれぞれに接続して設けた
多結晶シリコン層とアルミニウム層の２層構造の配線と
を含んで構成される。
主表面に設けた素子形成領域を区画するフィールド絶縁
膜と、前記素子形成領域の表面に設けたゲート絶縁膜と
、前記ゲート絶縁膜上に選択的に設けたゲート電極と、
前記素子形成領域内に前記ゲート電極および前記フィー
ルド絶縁膜と整合させて設けた逆導電型の拡散領域と、
前記フィールド絶縁膜上に設けた電極配線と、前記素子
形成領域を含む表面に設けリフローさせたリンおよびホ
ウ素の少くとも１種を含む硅酸ガラス層と前記硅酸ガラ
ス唐土にシリコン窒化膜またはシリコンオキシナイトラ
イド膜のいずれか一方を積層して設けた層間絶縁膜と、
前記層間絶縁膜に選択的に設けた開口部を通して前記拡
散領域および前記電極配線のそれぞれに接続して設けた
多結晶シリコン層とアルミニウム層の２層構造の配線と
を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の製造方法を説明するための
半導体チップの断面図である。
半導体チップの断面図である。
第１図に示すように、従来例と同様の工程で素子形成領
域内に拡散領域７を形成した後、全面にＣＶＤ法により
リンおよびホウ素の少くとも１種を含む硅酸ガラス層８
を約１μｍの厚さに堆積して９００〜９５０℃の温度で
リフローさせ表面をなだからにする０次に、硅酸ガラス
層８の上にＣＶＤ法によりシリコン窒化膜９を約０．２
μｍの厚さに堆積する。ここでシリコン窒化膜の代りに
シリコンオキシナイトライド膜を設けても良い。次に、
シリコン窒化膜９の上に拡散領域７および電極配線６の
コンタクト用量ロバターンを有するマスク（図示せず）
を設けて、シリコン窒化膜９を等方性ドライエツチング
で、次いで、硅酸ガラスＮ８を異方性ドライエツチング
で順次エツチングしてコンタクト用開口部を設け、前記
マスクを除去し、再度９００〜９５０℃の温度でリフロ
ーし、シリコン窒化膜９を等方性エツチングして露出し
な硅酸ガラス層８の前記開口部近傍をなだらかにする。
域内に拡散領域７を形成した後、全面にＣＶＤ法により
リンおよびホウ素の少くとも１種を含む硅酸ガラス層８
を約１μｍの厚さに堆積して９００〜９５０℃の温度で
リフローさせ表面をなだからにする０次に、硅酸ガラス
層８の上にＣＶＤ法によりシリコン窒化膜９を約０．２
μｍの厚さに堆積する。ここでシリコン窒化膜の代りに
シリコンオキシナイトライド膜を設けても良い。次に、
シリコン窒化膜９の上に拡散領域７および電極配線６の
コンタクト用量ロバターンを有するマスク（図示せず）
を設けて、シリコン窒化膜９を等方性ドライエツチング
で、次いで、硅酸ガラスＮ８を異方性ドライエツチング
で順次エツチングしてコンタクト用開口部を設け、前記
マスクを除去し、再度９００〜９５０℃の温度でリフロ
ーし、シリコン窒化膜９を等方性エツチングして露出し
な硅酸ガラス層８の前記開口部近傍をなだらかにする。
次に、前記開口部を含む表面にＣＶＤ法により多結晶シ
リコン層１０を約０．２μｍ堆積し、導電性を与えるた
めの不純物（Ｎチャネル型トランジスタに対してはリン
またはヒ素、Ｐチャネル型トランジスタに対してはホウ
素）をドーピングする。このとき、熱拡散またはイオン
注入後の活性化の熱処理温度ではシリコン窒化膜って覆
われた硅酸ガラス層８はリフローされることがなく、従
って多結晶シリコン層１０が移動することが抑制され均
一な導電性が得られる。次に、多結晶シリコンＪ’ｌＩ
Ｏの上にスパッタリング法でアルミニウム層１１を約１
μｍの厚さに堆積し、アルミニウム層１１および多結晶
シリコン層１０を選択的に順次エツチングして多結晶シ
リコン層１０およびアルミニウム層１１からなる２層構
造の配線を形成する。
リコン層１０を約０．２μｍ堆積し、導電性を与えるた
めの不純物（Ｎチャネル型トランジスタに対してはリン
またはヒ素、Ｐチャネル型トランジスタに対してはホウ
素）をドーピングする。このとき、熱拡散またはイオン
注入後の活性化の熱処理温度ではシリコン窒化膜って覆
われた硅酸ガラス層８はリフローされることがなく、従
って多結晶シリコン層１０が移動することが抑制され均
一な導電性が得られる。次に、多結晶シリコンＪ’ｌＩ
Ｏの上にスパッタリング法でアルミニウム層１１を約１
μｍの厚さに堆積し、アルミニウム層１１および多結晶
シリコン層１０を選択的に順次エツチングして多結晶シ
リコン層１０およびアルミニウム層１１からなる２層構
造の配線を形成する。
以上説明したように本発明はりフロー性の良いリンおよ
びホウ素の少くとも１種を含６硅酸ガラス層の上にシリ
コン窒化膜またはシリコンオキシナイド膜を形成し、さ
らに均一な導電性多結晶シリコン層−アルミニウム層の
２層構造の配線を実現する事により、エレクトロマイグ
レーション。
びホウ素の少くとも１種を含６硅酸ガラス層の上にシリ
コン窒化膜またはシリコンオキシナイド膜を形成し、さ
らに均一な導電性多結晶シリコン層−アルミニウム層の
２層構造の配線を実現する事により、エレクトロマイグ
レーション。
ストレスマイグレーション等によるアルミニウム層の断
線が生じた場合でも導電性多結晶シリコン層が導通を保
つ事により、配線の寿命を延ばし、より信頼性の高いＭ
ＯＳ型半導体装置を提供する事ができるという効果を有
する。
線が生じた場合でも導電性多結晶シリコン層が導通を保
つ事により、配線の寿命を延ばし、より信頼性の高いＭ
ＯＳ型半導体装置を提供する事ができるという効果を有
する。
また、シリコン窒化膜またはシリコンオキシナイトライ
ド膜をアルミニウム配線下に用いる事により、水分、汚
れ等のパッシベーション効果はさらに向上して半導体装
置の耐湿性向上、可動イオンによる特性の変動等を抑制
し、信頼性の高いＭＯＳ型半導体装置を提供する事がで
きるという効果を有する。
ド膜をアルミニウム配線下に用いる事により、水分、汚
れ等のパッシベーション効果はさらに向上して半導体装
置の耐湿性向上、可動イオンによる特性の変動等を抑制
し、信頼性の高いＭＯＳ型半導体装置を提供する事がで
きるという効果を有する。
第１図は本発明の一実施例の製造方法を説明するための
半導体チップの断面図、第２図は従来のＭＯＳ型半導体
装置の一例を説明するための半導体チップの断面図であ
る。
半導体チップの断面図、第２図は従来のＭＯＳ型半導体
装置の一例を説明するための半導体チップの断面図であ
る。
Claims (1)
- 一導電型半導体基板の主表面に設けた素子形成領域を区
画するフィールド絶縁膜と、前記素子形成領域の表面に
設けたゲート絶縁膜と、前記ゲート絶縁膜上に選択的に
設けたゲート電極と、前記素子形成領域内に前記ゲート
電極および前記フィールド絶縁膜と整合させて設けた逆
導電型の拡散領域と、前記フィールド絶縁膜上に設けた
電極配線と、前記素子形成領域を含む表面に設けリフロ
ーさせたリンおよびホウ素の少くとも１種を含む硅酸ガ
ラス層と前記硅酸ガラス層上にシリコン窒化膜またはシ
リコンオキシナイトライド膜のいずれか一方を積層して
設けた層間絶縁膜と、前記層間絶縁膜に選択的に設けた
開口部を通して前記拡散領域および前記電極配線のそれ
ぞれに接続して設けた多結晶シリコン層とアルミニウム
層の２層構造の配線とを含むことを特徴とするＭＯＳ型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14563287A JPS63308347A (ja) | 1987-06-10 | 1987-06-10 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14563287A JPS63308347A (ja) | 1987-06-10 | 1987-06-10 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308347A true JPS63308347A (ja) | 1988-12-15 |
Family
ID=15389496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14563287A Pending JPS63308347A (ja) | 1987-06-10 | 1987-06-10 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105940498A (zh) * | 2014-03-11 | 2016-09-14 | 富士电机株式会社 | 碳化硅半导体装置的制造方法及碳化硅半导体装置 |
-
1987
- 1987-06-10 JP JP14563287A patent/JPS63308347A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105940498A (zh) * | 2014-03-11 | 2016-09-14 | 富士电机株式会社 | 碳化硅半导体装置的制造方法及碳化硅半导体装置 |
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