JPS63301536A - Tab方法とtab用薄膜構造 - Google Patents

Tab方法とtab用薄膜構造

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JPS63301536A
JPS63301536A JP63123715A JP12371588A JPS63301536A JP S63301536 A JPS63301536 A JP S63301536A JP 63123715 A JP63123715 A JP 63123715A JP 12371588 A JP12371588 A JP 12371588A JP S63301536 A JPS63301536 A JP S63301536A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は一般に薄膜構造のテープ自動ボンディング(T
ape automated bonding、TAB
)に関し、特にハンプレス(bumpless)の1点
(single point)T−ABプロセス及び構
造に関する。
〈従来技術とその問題点〉 電子デバイス、例えばサーマル×インクジェット抵抗体
アレイ・デバイス又は半導体集積回路(IC)等の))
v膜構造の製造に於ては、「ビーム・テープ」(”be
am tape ” )として公知である個々の組のリ
ードを形成するためロール式で金属薄膜のカットを利用
することにより、構造上のミクロ・パッド(micro
scopic pads)に多数の金属相互接続を形成
することが実用化されてきた。ビーム・テープは特定の
用途に必要な相互接続と適合するためあつらえ部分にパ
ターン化することができる。自動ボンディング・ステー
ション(automaL−ed bonding 5t
ation)では、ビーム・テープと構造は多数な周知
のプロセスによって、リードと構造を接続するために結
合される。
一般に、精密接地サーモード(precion gro
undLhermode)は金属ビームに印加し、接続
されるべき構造の頂部にあるのが一般的である下層の隆
起した相互接続溶接スポット・バンプ(weld−sp
otbumps)K rボンディング・パッド(bon
ding pads) Jとして知られている。)に対
して熱と圧力を加える。
高温熱圧縮溶接(high temperature 
thermocomp−ression weldin
g)とより低温、低圧の、はんだ付リフロー溶接(so
lder reflow welding)の両方が、
とくに[ギヤング・ボンディング(“gang−bon
di−ng”)」(全ての溶接が同時に構造上で行なわ
れる)用に知られている。個別の回路はビーム・テープ
の内側リード(inner 1eads)に結合され、
次に連続したテープ形状のまま試験が行なわれる。
2層ビーム・テープは相互接続される構造とリード・ト
レース(+6ad traces)間に絶縁障壁(di
e−1ectric barrier)が必要とされる
ボンディング・プロセスを促進するため、ポリイミド薄
膜で製造される。
周知の典型的な技術として本出願人が以前出願した特開
昭60−94793に記載されている。
ここでは、連続シート状のTAB材料が切断ステーショ
ン(cutting 5tation)に移送される、
半導体チップの形成方法がDn示されている。コンピュ
ータ制御によって、レーザーが「フットプリント(fo
ot print)、、+  (取付けられるデバイス
用のパターン)を形成し、材料はボンディング・ステー
ションに移送され、そこでチップと位置合せされ、コン
ピュータ制御ボンディング・ツール(超音波プローブ)
がパターン内のそれぞれのリードを、予めチップ構造内
に形成された。対応するバンプ(隆起した相互接続溶接
スポット)へ連続的に結合させる。
代表的なバンプの高さは、ダイスの主表面から1.0乃
至1.5 ミル上である。代替えとして、ビーム・テー
プ製造者によってあらかじめバンプを備えたビーム(p
rebumped beams)が提供される。
上記特許出願に記載されたシステムの問題点として、バ
ンプを必要とすることにある。基本的にこの技(1,1
はリードと基板の半導体材料の周辺縁部分との間に短絡
が発止することを防止するために用いられる。ボンディ
ング・バンプを備えるための製造プロセスの難易さと付
加される費用に加えて、インクジェット・プリントヘッ
ド用の薄nQ 4/!造等の他の技術分野に於ては、(
トポロジーで要求される事項Qopology req
uirement)要求によりバンプブを(i+Wえる
ことが厳しく jl、1月3長される、または、禁止す
らされることがある。
更に、レーザー又はサーモード・プローブ(the−c
ursions)に耐えるように設計されていない構造
には応用することができない。
従って熱を用いず(hea tleis)ハンプのない
(バンブレス、bumpless) T A B技術へ
の必要性がある。
〔発明の目的〕
本願発明の目的は上述の問題点を解消し、加熱を必要と
せず、さらにバンプレスなTAB方法及びTAB用薄膜
薄膜構造供することにある。
(発明の概要〕 本発明では熱を用いないTABプロセスを提供する利点
を有する。
本発明は、別の利点としてTABが相互接続する構造上
にボンディング・バンブの必要を除去し、ウェハ当たり
の生産を向上させ、コスト低減させる。
更に、本発明は、構造上の周辺デバイス以外の位置に接
続点を形成するに用いることが可能なTABプロセスを
提供する。
本願発明は、結合以上に構造をバフケージ化することが
可能である。
本発明は、構造の異なる部分間にジャンパ相互接続を可
能とする。
本発明の好適な一実施例では、平坦表面を有する基板層
と表面内に少なくともひとつの導電領域と表面上に位置
しく5uperjacenL)、導電領域の少なくとも
一面積上に位置する(superjacen t)第1
の開口部を有するパッシベーション層と第1開口部を包
囲し、その上に位置する(superjacenL)第
2の開口部を有し、相互接続ビームが第1、第2開口部
を通って導電領域と結合を可能にするパッシベーション
層に重畳する(superpose)バリヤー〈発明の
実施例〉 本発明を実施する上で現在のところ最適であると考えら
れる本発明の好適な一実施例を以下に詳述する。別の実
施例も適用可能な程度で簡単に明する。集積回路部品及
び他の薄膜デバイスの製造プロセスに用いられる共通の
技術の詳細は多くの刊行物が開示していることを了解さ
れたい。例えば、ガンジー、S、 K、 (Gandb
i S、に、)によるrVLsI製造原理(”VLSI
 Fabrication Pr1nc−iples”
 J (01983、ジョン・ウィリー・アンド・ザン
ズ(John Wiley & 5ons))ジョン 
ウィリーサンズ、又は[半導体及び集積回路の製造技術
(“Sem1 conductor & Int+4r
ated circuit Fabr−ication
 Techniques” )版株式会社(” 197
9、フェアチャイルド・コーポレーション(Fair 
childcorporation)) 、を参照され
たい、これらの技術は一般に本願発明の構造を製造する
上で利用できるものである。更に、このようなプロセス
の各、個別のステップは市販の集積回路製造装置を用い
ることにより実施可能でもある。本発明を理解するため
に特に役立つように、現在の技術に法づいておよその技
術的データを設定している。本技術の将来的開発に伴っ
て要求される、適切な調製が可能であることは当業者に
は明らかである。
第1図では、本発明に基づき形成された製造が断面図で
示されている。(第2図のA −A断面図。)当業者に
は明らかであるように、本図は集積回路チップの縁部等
の、デバイス全体の小部分を示すことを意図したもので
ある。
シリコンICダイ(Silfcon ICdie)等の
基板2は第1表面4を有する。ボンディング・パッド(
bonding pad)6が基板の第1表面4内又は
上に形成されている。ボンディング・パッド6は金属環
デ早ポジション(medal deposition)
及びエツチングのような周知の技術のいずれかによって
所望の幾何学形状に形成できる。本発明の目的のために
、ボンディング・パッド6は0.3乃至1.0 ミクロ
ンの範囲の厚さにアルミニウムを形成するものとする。
好適な実施例では、j7さは約0.5 ミクロンである
パッシベーション層8は基板の第1表面4上に形成され
る。二酸化シリコン、窒化シリコン、オキシ窒化シリコ
ン及び炭化シリコン又はそれらの組合わせのような多く
の公知の材料がパッシベーション層8を形成するため使
用可能である。パッシベーション層8の17さは0.5
乃至3.0 ミクロンの範囲とする。好適な実施例では
、厚さ約1.38ミクロンの、窒化シリコンと炭化シリ
コンの組合わせから成っている。好適な実施例では、パ
ッシベく −ション層8は3つ重ね層(three−stack 
Ieyer)から成り、底部層は厚さ0.52ミクロン
の窒化シリコン、中間層は厚さ0.26ミクロンの炭化
シリコン、又、上層は厚さ0.6 ミクロンのタンタル
から成っT−1t’Zr・   1゜ 開口部又は#日ア・ホール(Via)10がボンディン
グ・パッド6の表面12の少なくとも一部を露出するよ
うにエツチングされている。この場合もこのようなチ千
;ア10を形成するためのいくつかの周知の技術がある
。好適な実施例では、中ヒ゛ 5ア10はタンタルの場合はウェット・エツチングによ
って、又、中間層及び底部層に対してはプラズマ・ドラ
イ・エツチングによって形成される。
好適な実施例では、開口部10の面積は約0.03cf
fl(0,00401nch”)である。
第3図では、チップ14の全体がポリイミド・テープ1
6内に包含されている。ポリイミドのIIさは約1.3
X10−”cn+(0,00051nc)+)である。
相互接続される構造上のボンディング・パッド6のパタ
ーンと適合する所定のパターンに従って、脅巳1 〒720がポリイミド内にエツチングされる。ボビ リイミドのチ;4ア20のパターン形成の周知の方法は
いくつかあるが、好適な実施例では通例の化学的ミリン
グ(chea+1cal milling)が用いられ
る。
+Z″ 第1図に示すように、ポリイミドのシ門ア20は、ビー
ムが備えられる、及び位置合せミスを修正するための空
間が残るように、パッシベーション層の%≠−710よ
りも面積を大きくしている。
好適な実施例では開口部20の面積は約3.9c+fl
(0,00601nch”)である。
あらかじめ設計され、ビーム・テープ・ストリップ内に
形成された相互接続リード18と相互接続する、開口部
20を有するポリイミド層はボンディング・ステーショ
ンにて接合される構造と位置合せすることが可11ヒで
ある。
好適な実施例では、トレースは、約60乃至100ヌー
プの硬さで、あらかじめ所望のパターンに化学的にシリ
ングされた3、6 Xl0−’cm(lounce(0
,0014incb))の釘4トレースである。約6.
4X10−3〜7.6XIO−’cm(約0.0025
〜0.00301nch)の範囲のビーム幅及び空間は
、現在の周知の化学的ミル技術によって達成可能である
。銅トレースは99.99%の純金を7.6 XIO−
5cm(30m1cro 1nch)の厚さにめっきさ
れる。
消トレース・ビーム・テープが構造に適確に位置合せさ
れると、llughes Aircraft製の246
0−2ワイヤボンダ(Ilugbes Aircraf
t 2460−2 wirebonder)等の1市販
のボンディング装置を用いてトレースヒ“ ・リード18を動;ア】0及び12を介してバンドに取
付けられる。好適な実施例では、約60 K Hzの超
音波の3.3 X 10− ’cm (約130 m1
cro 1nc−hes)のスクラップを用いて約50
ミリ秒間にわたり約130グラムの力が印加された。こ
れらのボンディング・パラメータによって、標準偏差約
4.0グラムを伴って、約40グラムの平均引張り強度
が成された。適確な結合を達成するには60kllzの
2.5 XIO”’〜3.8X10−’cm(100〜
150m1−cro 1nct+es)のスクラップで
、30〜80ミリ秒間、約100〜140グラムの範囲
で力を加えることで十分であろう。
説明したTABプロセスを実施する最適の実施例では1
点TAB技術(single point TAB L
echni−ques)が適用可能である。
第3図に示すように、本発明の主要な利点は、トポロジ
ーが可能な限り平坦に保たれているので、パッドをデバ
イス上のどの位置にも配置できるという点である。
本発明の好適な実施例のこれまでの説明は図解の目的で
提示されたものである。それは開示された厳密な形態に
限定することを意図するものではない。当業者には多く
の修正と変形が明白である。
同様に、説明したいずれのプロセス段階は、同一結果を
達成するよう他の段階と入れ替え可能である。本実施例
は本発明の原理とその実際上の応用を最もよく説明して
、本発明の多様な実施例と多くの修正形態が、意図する
特定の用途に適していることを当業者に理解せしめるた
めである。
〔発明の効果〕
以上説明したように本願発明により、(1)熱を必要と
しないTABプロセスを得る;(2)相互接続する構造
基にボンディング・バンブを必要とせず、ウェハ当たり
の生産を向上させ、コスト低減させる;(3)構造上の
周辺デバイス以外の位置に接続点を形成する;(4)結
合以上に構造をパッケージ化することが可能である;(
5)構造の異なる部分間にジャンパ相互接続を可能とす
る; (6) )ボロジーが平坦に維持され、デバイス
のバンドの配置が容易となる。
【図面の簡単な説明】
第1図は本発明の一実施例である薄j1り構造の断面図
。第2図は第1図の平面図。第3図は本発明の一実施例
である8M構造の相互接続レイアウトを説明する図。 2:基板、4:第1表面、6:ボンディング・バッド、
8:パッシベーション層、10:ビア又は開口部、I4
:チップ、16:ポリイミド・テープ、18: リード
。 千丼売ン市正J)1着−入 昭和63年 6J128 2、発明の名称     TAB方法とTAB用薄nり
構造3 補正をする名 ・11件との関係       特 許 出 願 人4
代理人 住所      東京都 杉並区 高井戸東 3丁目2
9ft21号5  袖i[命令の日付       昭
和  年  月  口(自発)6  補正の対p   
    [発明の詳細な説明Jの+m7 、7+Ii正
の内容 (1)明細書第6頁第8行目に記載の1(トポロジーで
1を「トポロジーで」と補正する。 (2)明細書第6頁第9行目に記載のr re qu 
ir cm cnt)要求により」をr re qu 
ir cm en t)により」と補正する。 (3)明細書第6頁第17行目に記載のr (heat
leis) Jをr (hcatlcss) Jと補正
する。 α)明細書第7頁第13行目に記載の1形成するに用い
る」を[形成するために用いる」と補圧する。 (5)明細書第9頁第11行目から第り行目に記載のr
&5ons))ジョン ウイリーサンズ、又は」をr&
 5ons)) 、又はJと補正する。 (6)明細書第9頁第14行目に記載のr Techn
iques ”)版株式会社」をr T cc hn 
iq ue s”」レストン出版株式会社」と補正する

Claims (3)

    【特許請求の範囲】
  1. (1)平坦表面を有する基板層と前記表面内に少なくと
    もひとつの導電領域と前記表面の上に位置し、前記導電
    領域の少なくとも一面積上に位置する第1の開口部を有
    するパッシベーション層と前記第1開口部を包囲し、そ
    の上に位置する第2の開口部を有し、相互接続ビームが
    前記第1、第2開口部を通って前記導電領域と結合を可
    能にする前記パッシベーション層に重畳するバリヤー層
    より構成することを特徴とするTAB用薄膜構造。
  2. (2)請求項第1項記載のTAB用薄膜構造はサーマル
    ・インクジェット・プリントヘッドの薄膜構造であるこ
    とを特徴とする。
  3. (3)基板層と前記基板層の表面の接触領域と前記表面
    に重畳する少なくともひとつのパッシベーション層から
    成る薄膜構造のTAB方法において、前記接触領域の面
    積に対してパッシベーション層内にビアを形成し、前記
    ビアを隔てて導電性テープ・ビームを重畳し、前記ビー
    ムを、前記ビア内に及び前記接触領域に接触するように
    、歪ませるために第1の力を加え、前記テープ・ビーム
    に第2の力を加え、前記ビームを前記接触領域に結合さ
    せることから成るTAB方法。
JP63123715A 1987-05-20 1988-05-20 Tab方法 Expired - Fee Related JP2834451B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04302449A (ja) * 1991-03-29 1992-10-26 Mitsubishi Electric Corp Tabテープ

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4842662A (en) * 1988-06-01 1989-06-27 Hewlett-Packard Company Process for bonding integrated circuit components
JP2558976B2 (ja) * 1991-11-08 1996-11-27 松下電器産業株式会社 電子部品の電極とリードとの接合方法
DE19549635B4 (de) 1995-02-15 2004-12-09 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Verbindung eines flexiblen Substrats mit einem Chip

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4490728A (en) * 1981-08-14 1984-12-25 Hewlett-Packard Company Thermal ink jet printer
JPS6021535A (ja) * 1983-06-30 1985-02-02 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション 半導体装置を相互接続する方法
US4603802A (en) * 1984-02-27 1986-08-05 Fairchild Camera & Instrument Corporation Variation and control of bond force

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04302449A (ja) * 1991-03-29 1992-10-26 Mitsubishi Electric Corp Tabテープ

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