JPS63292299A - Output circuit for alarm test signal - Google Patents
Output circuit for alarm test signalInfo
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- JPS63292299A JPS63292299A JP12693287A JP12693287A JPS63292299A JP S63292299 A JPS63292299 A JP S63292299A JP 12693287 A JP12693287 A JP 12693287A JP 12693287 A JP12693287 A JP 12693287A JP S63292299 A JPS63292299 A JP S63292299A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルデータ入力方式アラームユニットの試
験用信号出力回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a test signal output circuit for a serial data input type alarm unit.
従来、この種の回路として、第２図に示すものがある。 A conventional circuit of this type is shown in FIG.
このアラーム試験信号出力回路は、ユニット選択信号の
数に対応する数のパラレル・ロード・シフト・レジスタ
１，２．・・・、３と、これらパラレル・ロード・シフ
ト・レジスタの出力を制御するスリーステート・バッフ
ァ４，５．・・・、６とから構成される。This alarm test signal output circuit includes a number of parallel load shift registers 1, 2 . . . corresponding to the number of unit selection signals. . . , 3, and three-state buffers 4, 5 . . . , which control the outputs of these parallel load shift registers. ..., 6.
この従来の試験信号出力回路の信号送出動作を、第３図
の波形図を参照しながら説明する。アラームユニット１
０からのアラームクロック２０１およびシフト・ロード
信号２０２がパラレル・ロード・シフト・レジスタ１，
２．・・・、３に入り、またアラームデータ入力部７，
８．・・・、９から各アラームデータが各パラレル・ロ
ード・シフト・レジスタ１，２．・・・、３に入る。各
パラレル・ロード・シフト・レジスタ１．２．・・・、
３の出力が、アラームユニット１０からのユニット選択
信号２０３．２０４． ・・・、２０５により制御さ
れたスリーステート・バッファ４，５．・・・、６に入
り、アラーム試験信号２０６が得られアラームユニット
１０に送られる。The signal sending operation of this conventional test signal output circuit will be explained with reference to the waveform diagram of FIG. Alarm unit 1
Alarm clock 201 and shift load signal 202 from parallel load shift register 1,
2. . . , enters 3, and also enters alarm data input section 7,
8. . . , each alarm data from 9 to each parallel load shift register 1, 2 . ..., enters 3. Each parallel load shift register 1.2. ...,
3 is the unit selection signal 203.204.204 from the alarm unit 10. . . , 205 controlled by three-state buffers 4, 5 . ..., 6, and an alarm test signal 206 is obtained and sent to the alarm unit 10.
従来のアラーム試験信号出力回路は、送出するユニット
選択信号２０３．２０４． ・・・、２０５の数のパ
ラレル・ロード・シフト・レジスタ１，２．・・・、３
が必要である。また各パラレル・ロード・シフト・レジ
スタ１，２．・・・、３のアラームデータ人力部７，８
．・・・、９のデータ設定が必要となっているので、ユ
ニット選択信号の数が増える程、回路が大きくなり、ま
たそれと共にパラレル・データの人力数が増える。その
ため、この回路の制御をコントローラにより行うと、イ
ンターフェースが大きくおよび複雑になるという欠点が
ある。The conventional alarm test signal output circuit sends unit selection signals 203, 204 . ..., 205 parallel load shift registers 1, 2 . ..., 3
is necessary. Also, each parallel load shift register 1, 2 . ..., 3 alarm data human power department 7, 8
．． ..., 9 data settings are required, so as the number of unit selection signals increases, the circuit becomes larger and the number of parallel data manpower increases accordingly. Therefore, if this circuit is controlled by a controller, there is a drawback that the interface becomes large and complicated.
本発明の目的は、このような欠点を除去したアラーム試
験信号出力回路を提供することにある。An object of the present invention is to provide an alarm test signal output circuit that eliminates such drawbacks.
〔問題点を解決するための手段〕
本発明のアラーム試験信号出力回路は、アラームユニッ
トから送出されるユニット選択信号を２進アドレス信号
に変換するエンコーダ部と、
アラームデータを格納し、エンコーダ部からの信号およ
びアラームデータ送出ユニット選択信号並びにアラーム
データ選択信号により制御されるＲＯＭと、
アラームユニットから送出されるアラームクロックおよ
びシフト・ロード信号並びにＲＯＭからのアラームデー
タを受信し、シリアルに変換してアラーム試験信号とし
て送出するパラレル・ロード・シフト・レジスタとを有
している。[Means for solving the problem] The alarm test signal output circuit of the present invention includes an encoder section that converts a unit selection signal sent from an alarm unit into a binary address signal, and an encoder section that stores alarm data and outputs it from the encoder section. ROM controlled by the signal, alarm data sending unit selection signal, and alarm data selection signal, receives the alarm clock and shift load signal sent from the alarm unit, and alarm data from the ROM, converts it into serial, and outputs the alarm. It has a parallel load shift register which is sent out as a test signal.
以下、本発明の一実施例を説明する。 An embodiment of the present invention will be described below.
第１図はこの実施例を示す回路図である。このアラーム
試験信号出力回路は、アラームユニット１０から送出さ
れるユニット選択信号２０３．２０４． ・・・、２
０５を２進アドレス信号に変換するエンコーダ１２と、
アラームデータを格納し、エンコーダ１２からの信号お
よびアラームデータ送出ユニット選択信号１３並びにア
ラームデータ選択信号１４により制御されるＲＯＭＩＩ
と、アラームユニット１０から送゛出されるアラームク
ロック２０１およびシフト・ロード信号２０２並びにＲ
ＯＭｌｌからのアラームデータを受信し、シリアルに変
換してアラーム試験信号２０６として送出するパラレル
・ロード・シフト・レジスタ１とから構成されている。FIG. 1 is a circuit diagram showing this embodiment. This alarm test signal output circuit outputs unit selection signals 203, 204. ..., 2
an encoder 12 that converts 05 into a binary address signal;
ROMII that stores alarm data and is controlled by the signal from the encoder 12, the alarm data sending unit selection signal 13, and the alarm data selection signal 14.
and the alarm clock 201 and shift/load signal 202 and R sent from the alarm unit 10.
It consists of a parallel load shift register 1 that receives alarm data from the OMll, converts it into serial data, and sends it out as an alarm test signal 206.
次に、本実施例の動作を説明する。なお各信号波形は、
第３図に示した信号波形と同一である。Next, the operation of this embodiment will be explained. Note that each signal waveform is
This is the same signal waveform as shown in FIG.
アラームユニット１０から送出される１０進のユニット
選択信号２０３．２０４． ・・・、２０５をエンコ
ーダ１２により２進アドレス信号に変換する。これらの
２進アドレス信号は、アラームデータが格納されている
ＲＯＭＩＩの中の通常送出するユニット別のデータを選
択するアドレス信号である。アラームデータ送出ユニッ
ト選択信号１３は、通常と違うデータをどのユニットの
データとして送出するかを選択するアドレス信号である
。アラームデータ選択信号１４は、通常と違うデータを
選択するアドレス信号である。これらのアドレス信号１
３．１４により選択されたデータがＲＯＭＩＩからパラ
レル・ロード・シフト・レジスタ１に送出される。パラ
レル・ロード・シフト・レジスタ１は、アラームユニッ
ト１０から送出されるアラームクロック２０１およびシ
フト・ロード信号２０２により制御され、ＲＯＭＩＩか
らのアラームデータを受信して、シリアルに変換し、ア
ラーム試験信号２０６としてアラームユニット１０に送
出する。Decimal unit selection signals 203.204. sent from the alarm unit 10. . . , 205 are converted into binary address signals by the encoder 12. These binary address signals are address signals for selecting unit-specific data to be normally sent out in the ROMII in which alarm data is stored. The alarm data sending unit selection signal 13 is an address signal for selecting which unit data to send out unusual data. The alarm data selection signal 14 is an address signal that selects unusual data. These address signals 1
The data selected by 3.14 is sent from ROMII to parallel load shift register 1. Parallel load shift register 1 is controlled by alarm clock 201 and shift load signal 202 sent from alarm unit 10, receives alarm data from ROMII, converts it to serial, and outputs it as alarm test signal 206. It is sent to the alarm unit 10.
以上のように本実施例によれば、送出用アラームデータ
の設定はアラームデータ送出ユニッ）１択信号１３とア
ラームデータ選択信号１４により行うことができる。As described above, according to this embodiment, the alarm data for transmission can be set using the 1 selection signal 13 and the alarm data selection signal 14 of the alarm data transmission unit.
以上説明したように本発明のアラーム試験信号出力回路
は、アラームデータの設定端子が従来の回路に比べ少な
くなり、回路の小型化およびコントローラ使用によるこ
の回路の制御用のインターフェース、プログラムを簡素
化できる効果がある。As explained above, the alarm test signal output circuit of the present invention has fewer alarm data setting terminals than conventional circuits, and the circuit can be made smaller and the interface and program for controlling this circuit can be simplified by using a controller. effective.
第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図・
第３図は第１図および第２図の動作を示す波形図である
。
１．２．３・・・パラレル・ロード・シフト・レジスタ
４．５．６・・・スリーステート・バッファ７．８．９
・・・アラームデータ入力部１０・・・・・・・７−フ
ームユニソト１１・・・・・・・ＲＯＭ
１２・・・・・・・エンコーダ
１３・・・・・・・アラームデータ送出ユニット選択信
号
１４・・・・・・・アラームデータ選択信号２０１
・・・・・・アラームクロック２０２ ・・・・・・
シフト・ロード信号２０３、２０４．２０５ ・・・
ユニット選択信号２０６ ・・・・・・アラーム試験
信号代理人 弁理士 岩 佐 義 幸
第１図FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional example, and FIG. 3 is a waveform diagram showing the operation of FIGS. 1 and 2. 1.2.3...Parallel load shift register 4.5.6...Three-state buffer 7.8.9
...Alarm data input section 10...7-Foom UniSoto 11...ROM 12...Encoder 13...Alarm data sending unit selection signal 14...Alarm data selection signal 201
・・・・・・Alarm clock 202 ・・・・・・
Shift/load signals 203, 204, 205...
Unit selection signal 206...Alarm test signal representative Patent attorney Yoshiyuki Iwasa Figure 1
Claims (1)
号を２進アドレス信号に変換するエンコーダ部と、 アラームデータを格納し、エンコーダ部からの信号およ
びアラームデータ送出ユニット選択信号並びにアラーム
データ選択信号により制御されるＲＯＭと、 アラームユニットから送出されるアラームクロックおよ
びシフト・ロード信号並びにＲＯＭからのアラームデー
タを受信し、シリアルに変換してアラーム試験信号とし
て送出するパラレル・ロード・シフト・レジスタとを有
するアラーム試験信号出力回路。(1) An encoder section that converts the unit selection signal sent from the alarm unit into a binary address signal, and an encoder section that stores alarm data and is controlled by the signal from the encoder section, the alarm data sending unit selection signal, and the alarm data selection signal. and a parallel load shift register that receives the alarm clock and shift load signals sent from the alarm unit as well as the alarm data from the ROM, converts them into serial data, and sends them out as alarm test signals. Signal output circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12693287A JPS63292299A (en) | 1987-05-26 | 1987-05-26 | Output circuit for alarm test signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12693287A JPS63292299A (en) | 1987-05-26 | 1987-05-26 | Output circuit for alarm test signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292299A true JPS63292299A (en) | 1988-11-29 |
Family
ID=14947467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12693287A Pending JPS63292299A (en) | 1987-05-26 | 1987-05-26 | Output circuit for alarm test signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63292299A (en) |
-
1987
- 1987-05-26 JP JP12693287A patent/JPS63292299A/en active Pending
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