JPS63288546A

JPS63288546A - 同期装置

Info

Publication number: JPS63288546A
Application number: JP63034140A
Authority: JP
Inventors: ヒー・ウォン
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1987-03-04
Filing date: 1988-02-18
Publication date: 1988-11-25
Also published as: GB8805157D0; US4787096A; GB2201868B; DE3800160A1; GB2201868A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野この発明は電気通信方式、特にモデムの用途で搬送波再
生およびベースバンド・データ令タイミング復元回路に
適応する２次位相同期ループ（ＰＬＬ）同期回路に関す
る。

従来技術及び発明の解決しようとする問題点基本的なデ
ィジタル通信方式は、物理的に互いに離れた出所および
宛先の間で通信回線を介して情報を伝送する。

音声伝送を取扱うように設副された通信回線（即ち電話
回路網）は、２進ビツト・ストリームを送信するのに使
うのが困難になるような固有の特性を持っている。従っ
て、音声回線を介してディジタル・データを送信するこ
とができるようにするためには、送信地点で、ディジタ
ル・データを音声回線と互換性を持つ信号に変換するこ
とが必要である。これは、ディジタル・データを用いて
、音声周波数範囲内にある搬送波波形を変調し、変調信
号を送信し、その後受信機でこの信号を復調して、送信
されたデータを変調搬送波波形から分１１１ｔすること
によって行なわれる。

高いデータ伝送速度、即ち、１２００ボーまたはそれ以
上で動作するデータ通信方式は、典型的には位相シフト
・キーイング（ＰＳＫ）変調と呼ばれる変調方式を用い
ている。

２相ＰＳＫ方式は、一方の２進状態に対して、搬送波周
波数の１つの位相を使い、他方の２進状態に対して他方
の位、相を使う。２つの位相は１８０゜ずれており、受
信機で、到来信号に対して既知の位相を持つ基準信号を
用いて、同期検波器によって検出される。この既知の信
号は到来信号の搬送波と同じ周波数であり、２送信号の
一方と同相になるように構成されている。

相対位相ＰＳＫ方式では、２進１は、前の信号バースト
と同じ位相を持つ信号バーストを送ることによって表わ
される。２進０は、前に送信した信号と反対の位相を持
つ信号バーストによって表わされる。受信機では、１ビ
ット周期の問、各々の信号バーストを積分して記憶する
ことにより、これらの信号を復調し、次の信号バースト
と位相を比較づ°る。

直角または４相ＰＳＫ方式では、２つの２進チヤンネル
を直角位相に１にとにより、１つの信弓音に対して位相
多重化する。４相ＰＳＫでは、存在づ゛る４つの波形の
うちの１つが、各々の通信区間の間に送信される。これ
らの波形は０°、９０°。

１８０゛および２１０°の位相シフトに対応する。受信
機が、コヒーレントな局部搬送波から導き出した２つの
局部基準波形を利用して、これらの信号を復調する。

直角位相シフト・キーイング方式は、所要の電力および
帯域幅の兼合いが最善である。

しかし、到来ＰＳＫ信号を正確に復調するためには、受
信側フィルタの出力は、精密な標本化ｕ、Ｙ点で標本化
しなければならない。この標本化を行なうためには、送
信機のクロック信ｇと同期した受信機クロック信号が必
要である。同期がないと信号が歪む。

この同期を達成する方法は一般的に３つある。

第１の方法では、１次または２次基準からクロック情報
を取出すことができる。例えば、送信機及び受信曙を同
じマスタ・クロックから制御１ろことができる。第２の
方法は、送信された同期りロック信号を利用する。第３
の方法では受信波形自体からクロック信号を取出す。

上に述べた第１の方法は大型データ通信回路網で最す頻
繁に使われている。しかし、この方法（よコストが高い
ため、伝送レートの低い２地点間の方式には使えない。

第２の方法は、データと共にクロック信号を送信するが
、これは伝送容ωの一部分がクロック信号に専用になる
ことを意味する。

データレ−１〜の条件に比べて利用し得る容易が小さい
場合、これは問題になる。第３の方法の自己同期は、受
信機を送信機と同期させる非常に効率の良い方法である
。自己同期方法は、受信波形から局部搬送波基準タイミ
ング情報を抽出する。従来の多くの自己同期回路は、搬
送波波形の正しい位相および周波数を抽出覆るために位
相同期ループ（ＰＬＬ）を使う。

しかし、現在利用し４！ｌるアナログ形のＰＬＬ−復調
器は輿望的には引張ること（ｔｗｅａｋｉｎｇ）を必要
とする。更に、その動作周波数を変えることは容易では
ない。復調器の出力から入力グリッチおよび高次高調波
を除くためには、低域フィルタが必要である。システム
のパラメータを変えるのは容易ではない。こういう装置
は、到来信号の位相角を区別するために、アナログ・レ
ベル比較器に頼っている。復調信号の伝送は明確に限定
されていない。こういう装置は誤りを正する為の構成を
取入れていない。

従来のディジタル信号復調器にはＡ／ＤおよびＤ／Ａ変
換機能を必要とし、この結果低速の装置となり、これは
コストを非常に高くしなければ実現することがでさない
。

問題点を解決するための手段この発明の目的は、アナログのタイミング素子を必要と
しない搬送波およびシンボル同期回路を提供することで
ある。

この発明の別の目的は、動作周波数を決定するシステム
・クロックを持つ搬送波およびシンボル同期回路を提供
することである。

この発明の目的は、＾／ＤまたはＤ／Ａ変換器を使わな
い搬送波およびシンボル同期回路を提供することである
。

この発明の目的は、調整を必要としない搬送波およびシ
ンボル同期回路を提供することである。

この発明の目的は、所定の性能を持ち、回路のパラメー
タを制御することにより、側波帯または高調波のロック
作用を除くことができるような搬送波およびシンボル同
期回路を提供することである。

この発明の上記ならびにその他の目的が、変調グイビッ
ト位相シフト・キーイング（ＰＳＫ）入ツノ信号から取
出した同期ス１−ローブからクロック信号を復元する同
期回路を提供することによって達成される。この回路は
、同期ストローブのゼロ交差のときに、数値制御発振器
のカウンタ出力を標本化して、２進用重出力を発生する
位相検出器を含む。２進加小出力は、数値制御発振器の
カウンタ出力と同期ストローブの間の位相誤差の目安で
ある。位相誤差を表わす位相検出器の出力の上位ビット
が位相検出器コード変換器に供給される。

位相検出：Ｓの出力の下位ビットが位相検出器剰余累算
器に供給される。位相検出器剰余累算器が、位相検出器
の出力の下位ビットを累寥７して、オーバフロー信号を
発生する。位相検出器コード変換器が、位相検出器から
の位相誤差信号Ｊ３よび位相検出器剰余累算器からのＡ
−パフロー信号を受取り、３つの出力を発生する。第１
の出力は、到来位相誤差とオーバフロー信号の和を表わ
す。第２の出力は反転１を相誤差とオーバフロー信号の
間の差を表わす。ＷＳ２の信号は、位相誤差が予じめ限
定された窓（ウィンドウ）の中にあるとき、高にセット
される。ロック信号積分器が位相検出器コード変換器か
らの位相ウィンドウ出力を受取り、Ｌ制御信号に応答し
て、Ｒ延ゼグメント制１ｆｌＩ器に対しロック信号を供
給する。位相検出器コード変換器からの第２の出力が積
分器に供給される。この積分器が位相誤差の読みを積分
して、積分位相誤差項を発生し、それを使って、数値制
御発振器を同期ストローブの中心周波数に調節りる。積
分器の下位ビットが、制御出力を発生する積分器率発生
器に供給される。好ましい実施例では、同期回路は、３
つの３状態バツフアを含む。比例形３状態バッフ？が位
相検出器コード変換器の比例出力をラッチし、遅延セグ
メント制御器によって発生さ“れる比例形バッファ付能
信号に応答して、それを数値制御発振器にロードする。

積分器３状態バツフアが積分位相誤差項の上位ビットを
受取り、遅延セグメント制御器によって発生される積分
器バッファ付能信号に応答して、それを数値制ｔ！ｌ１
発振器にロードする。３番目のバッファであるベース３
状態バツフアが、積分器率発生器からの制御入力を受取
り、遅延セグメント制御器によって発生されたベースバ
ッフ？付能信号に応答して、それを数値制御発振器にロ
ードする。数値制御発振器が３つの３状態バツフアの出
力を受取り、復元クロック信号を発生する。遅延セグメ
ント制御器が、ロック信号積分器によって発生されるロ
ック信号に基づいて、数値制御発振器のロード動作を制
御する。

友Ｕ第１図は典型的な受信機回路のブロック図である。第１
図に示すように、到来ＰＳＫ信号を電話線路（１４）か
らスイッチ・キャパシタ・フィルタ（１Ｇ）で受取り、
このフィルタが、ゼロ交差検出器（１８）に対して出力
を発生する。ゼロ交差検出器（１８）が、変調ダイビッ
トＰＳＫ信号中に発生するゼロ交差を決定し、濾波入力
信号を畳込み積分データ回復回路（２０）に供給すると
共に、搬送波同期装置（１０）に対して搬送波同期スト
ローブを供給する。搬送波同期装置（１０）が搬送波ク
ロックを復元し、それをデータ回復回路（２０）に対す
る別の入力として供給する。データ回復回路（２０）の
復号出力が微分器／ストローブ発生器（２２）に供給さ
れる。微分器／ストローブ発生器（２２）が、シンボル
同期装置（１２）に対するストローブと、差分ダイビッ
ト復号ｍ　（２４）に対するＰＳＫダイビット信号との
両方を出力として供給する。シンボル同期装置（１２）
が３つの出力、（１）　　搬送波同期装置（１０）で使
う搬送波ウィンドウゲート信号、（ｉ）　　ダイビット
復号器（２４）およびデスクランブラ解除器（２６）の
クロック動作に使われる復元シンボル・クロック、およ
び■　復元データ・クロックを発生する。差分ダイビッ
ト復号器（２４）がビット・ストリームをデスクランブ
ラ（２６）に対して供給し、これがビット・ストリーム
の順序を定めて、復元データ出力信号（２８）を発生す
る。

第１図に示す受信機の回路構成が第２Ａ図乃至第２Ｄ図
に示されている。搬送波同期装置（１０）（第２Ａ図）
およびシンボル同期装置（１２）　（第２Ｂ図）と呼ぶ
２つのブロックが、この発明の対象である。搬送波同期
装置？ｆｆ（１０）およびシンボル同期装置（１２）を
示１詳しい回路図が夫々第４Ａ図乃至第４Ｄ図および第
５Ａ図乃至第５Ｄ図に示されている。

この発明の搬送波同期回路およびこの発明のシンボル同
期回路の設計は共通の構成を持つから、搬送波同期装置
のブロック図だけを第３図に示して説明する。

搬送波同期袋ｆｆ１（１０）およびシンボル同期装置（
１２）の間の違いは次のとおりである。

（１）制御ワードの長さ搬送波同期装置（１０）は４ビ
ツトの制御ワードを使うが、シンボル同、ｌｌ１１装置
（１２）は５ビツトの制御ワードを使う。

（２）数値制御発振器（ＮＧＯ）が２つの同期装量では
異なる除数の比を用いて構成される。搬送波同期装置（
１０）の比は２５６であり、シンボル同１９１装置（１
２）では比が２０４８である。

（３）制御ワードの良さおＪ：び除数の比が異ン鵞るた
めに、２つの回路は、ロック範囲、減衰係数などに関し
て異なる特性を持つ。

（４）搬送波同期５Ａ置（１０）で用いる位相検出器剰
余累算器が、コストと性能の兼合いのために、シンボル
同期装置（１２）では省略されている。

（５）搬送波同期装置（１０）に対する入力が、シンボ
ル同期装置（１２）から取出された搬送波ウィンドウ信
号によってゲートされる。

第２Ａ図に示すように、搬送波同期装置（１０）に対す
る入力条件は次のとおりである。

（１）低帯域モードでは１．２２８８ＨＩＩｚ　、そし
て高帯域モードでは２．４５７６ＭＨｚのシステム・り
［１ツクφＣ・（２）変調ダイビットＰＳＫ信号のゼロ交差から導き出
される搬送波同期ストローブＣ８Ｓ。ストローブの幅は
１システム・クロック周期に設定され、作動状態で高に
なる。

（３）作動状態で高になり、高速ロック回路を作動する
ために使われる搬送波存在制御信号。その取出し方はこ
の明ｌｌ書では説明しないが、任意の簡単な周知の搬送
波整流過程によって発生することができる。

（４）前に述べたようにシンボル同期装ｆｆ１（１２）
から取出される搬送波ウィンドウゲート信号。この信号
を使ってジッタ性能を高めるとともに、高調波おＪ：び
側波帯周波数に対する虚偽のロック作用を防止する。

第２Ａ図に示すように搬送波同期装置Ｗ（１０）の２つ
の出力は次のとおりである。

（１）　　ｖ１元された搬送波４ｘ−クロック。このク
ロックの周波数は低帯域モードでは４８００１１ｚであ
り、高帯域モードでは９ＧＯＯＨｚに変化する。これは
データ復調のため、畳込み積分データ回復回路（２０）
に供給される。このクロックのポジティブゴーイングエ
ツジが、到来４相搬送波の４５−１３５−２２５−３１
５度の点と整合している。

（２）搬送波同１＋１１ＶＡ置（１０）の状態を示す搬
送波ロック信号。

第２Ｂ図に示すＪ：うに、シンボル同期装置（１２）の
入力条件は次のとおりである。

（１）　、　１．２２８８ＨＩＩｚのシステム・クロッ
クφｃ０（２）復元されたベースバンド・データの変化
から取出されるシンボル同期ストローブ。システムが４
相復調器であるから、“′Ｉ″および“Ｑ″チヤンネル
ら２つのストローブ出力がある。

これらの２つの出所をシンボル同期装置１（（１２）内
で混合している。２つのストローブ出力の幅は１システ
ム・クロック周期に設定され、作動状態で高になる。

（３）高速ロック回路を作動するのに使われる搬送波存
在制御信号。この信号は搬送波同期装置（１２）にも印
加される。

第２Ｂ図に示すようにシンボル同期装置（１２）の出力
は次のとおりである。

（１）ダイビット差分復号器（２４）のクロック動作に
使われる復元記号１Ｘ−クロック。このクロックのポジ
ティブゴーイングエツジがストローブの分布の中心の中
点と整合している。

（２）デスクランブラのりＤツク動作に使われると共に
、外部に対重る復元データ・クロックとして使われる復
元シンボル２Ｘ−クロック。

（３）　　シンボル同期装置（１２）の状態を示すシン
ボル・ロック信号。

第３図および第４Δ図乃至第４Ｄ図について説明すると
、搬送波同期装置（１０）　（ならびにシンボル同期装
置（１２）　）の構成は、アナログ形２次位相同期ルー
プに似ている。

位相検出器が、ゲートつきの４ビツトの゛Ｄ″形フリフ
リップフロップ０）、　（３２）とナンド・ゲート（３
４）、　（３６）およびノア・ゲート（３８）の組合わ
せにＪ：つて形成される。フリップフロップ（３０）、
　（３２）が、ストローブ間隔で後で説明する数値制御
発振器の出力を標本化する。ストローブ信号は、前に述
べた到来信号のピロ交差に対応する。位相検出器の出力
、即ちフリップフロップ（３０）のビン（１１）乃至（
１４）がＲＯＭ（４２）　　（第４Ｃ図）を介してラッ
チ（４０）　（第４Ｂ図）にＭＣＯカウンタ（４４）　
（第４Ｂ図）の最終カウントの間に転送される。これら
の出力は２進数の重みを用い、数値制御発振器と同期ス
トローブの間の位相誤差の目安である。

位相検出器の特性は周期的であり、有効な線形位相範囲
＋／−１８０°を持っている。この設定の利得は、数値
ＩＩＩＪ御発振器の１サイクル当たり１６カウントであ
る。

この回路構成は、ストローブ信号を数値制御発振器のサ
イクルの中心と整合させる傾向を持つ。

両者が整合すれば、フリップフロップ（３０）の出力の
コードは、ゼロの位相誤差を持つという。数値で表わし
た場合、カウンタ（４４）のＱ　ＩＩカウントが°“１
５°′である場合、中央カウントは°°８″である。

フリップ７０ツブ（３０）のビン（６）における信号反
転のため、コード“８″が“０′°と解釈され、従って
ゼロの位相誤差に対するコードは“０°”である。

この構成は、フリップフロップ（３０）のピン（１）に
接ｆ２さ−れたクリア信号と併せて、位相検出器が変調
信号に対して作用１１ることができるようにし、こうし
て従来の同！り」回路に酋通見られる種類の非線形搬送
波再生器が必要でなくなる。

クリア信号が、ラッチ（４０）に対する各々のデータ転
送の後に、フリップフロップ（３０）の位相誤差出力を
Ｏに設定し、このため残りの同期回路は、入力パルス列
に埋設された脱落するストローブがあったとき、位相検
出器から出てくる位相誤差を見ることがない。

第４Ａ図について説明すると、ナンド・ゲート（３４）
は「良好」なスト１］−ブ信号だけが位相検出器に入る
ことができるようにする。「良好コなストローブ信号と
は、変調ダイビット・セルの中央にゼロ交差を持つスト
ローブ信号を指す。セルの縁における交差が位相検出器
に入るようにすると、搬送波同期装置（１０）のジッタ
性能が著しく害なねれる。

ナンド・ゲート（３４）によって構成されるウィンドウ
を開くのは、シンボル同期装置（１２）のロック・レベ
ルによって決定される。シンボル同期装置（１２）が到
来ストローブの探索を開始するとき、ウィンドウが広く
開りられ、その後周波数達成の問、ダイビット周期の半
分に切換られる。回路が完全にロック状態にあるとき、
ウィンドウは更に１／４に縮小される。このことが、明
細用の終りに付録へとして伺したＲＯＭ（４（３）　　
（第５Ａ図）のプログラム・リスト″’ＣＷ口、ＢＡＳ
”にはっきりと示されている。ジッタ性能を高める他に
、ゲート作用は、搬送波同期装置（１０）が、望ましく
ない成る搬送波側波帯周波数に固定８れることを防止す
る。直ぐ考えられる１つの例は、一方向搬送波位相【］
−リング・パターンである。

第４Ａ図に戻って説明すると、４ビツトのゲートつきフ
リップフロップ（３２）の下位の３ピットがフリップフ
ロップ（３０）のビットと同じように使わ−れるが、後
で説明するように、数値制御発振器の出力の剰余部分に
対する専用になる。上位ビットを用いて、位相検出器に
入るストローブがあるとき、後で説明するロック信号積
分器を付記する。

位相検出器剰余累算器（４８）の機能は、位相検出器に
おける分解能が有限であることによる数値制御発振器の
遊びの砧を小ざくすることである。システム・クロック
周波数を高（せずに一層高い分解能を達成７るため、剰
余を処理するのに、位相誤差出力の最下位ビットを累惇
し、オーバフローがあるとき、数値制御発振器に１′″
を加算する。

これが剰余累算器（４８）　（第４Ａ図）のピン（９）
に出るオーバフロー信号の目的である。

シンボル数値制御発振器り０ツクは、搬送波同期装置（
１０）が４８００および９６００１１ｚであるのに対し
、６００１１２で動作するために、シンボル同期装置（
１２）の相対クロック周波数は、搬送波同期Ｓ置（１０
）の周波数より高い。回路のこの剰余累粋器部分を記号
同期装置（１２）から省略しても、その結果起こるジッ
タ性能は適切であることが判った。

位相検出器コード変換器は、位相検出器の出力と数値制
御発揚器を制御するブロック、即ち比例形利得制御部お
よび積分器の間のインタプリタとして作用する。これは
ロック信＠積分器に対する「ロック付能」信号をも供給
する。これらの３組の出力が、位相誤差および位相検出
器剰余累算器からのオーバフロー信号の機能である。

第４Ｃ図に示すように、コード変換器の第１組の出力が
、ＲＯ）ｌ（４２）のピン（１３）、　（９）、（７）
および（６）によって形成され、これは到来位相誤差と
位相検出器剰余累算器からのオーバフロー・ビットの和
である。明ｍｚの終りの付録Ｂに示すプ［１グラム・リ
ストＣＰＣ，ＢＡＳのステートメント＃１１００および
＃　１１１０は、これらの信号の間の関係をはっきりと
記述している。この後、この出力が、制御ループの２次
機能を遂行するために積分器に送られる。

１１０Ｍ（４２）のピン（５）、　（４）、　（３）お
よび（２）が、コード変換器の第２組の出力を表わし、
これが後で説明する比例形３状態バッファに供給され、
ループの比例制御部分を遂行する。ブ【コグラム・リス
トＣＰＣ，ＢＡＳのステートメント＃　１０９０は、反
転位相入力とオーバフロー・ピッ］・の間の差として、
この出力を定義している。

入力の位相誤差が予じめ限定されたウィンドウの中に入
るとき、ＲＯＭ（４２）のビン（１）が高になる。

この信号が後で説明するロック信号積分器を駆動し、搬
送波同期装置（１０）のロック作用の経歴を定める。位
相ウィンドウを開くことが、プログラム・リストＣＰＣ
，ＢＡＳのステートメント＃１０８０に記載されている
。

第４Ｂ図に示すように、３つのバッファ、即ち、比例形
３状態バッファ／ラッチ（４０）、積分器３状態バツフ
ア（５０）およびベース３状態ＲＯＭ／バッファ（５２
）の出力が、プリセットのために、数値制御発振器に接
続される。

第４Ｂ図に示すように、比例形３状態バッファ／ラッヂ
（４０）は４ビツト・ラッチ・バッファである。数値制
御発振器の各々の最終カウントで、ＲＯＭ（４２）から
読みだされた位相誤差がバッファ（４０）にラッチされ
、次の更新、即ら次の最終カウントまで、そこにとどま
る。ラッチされた値が、数値制御発掘器のサイクルの比
例セグメントの問、最終的には数値制御発振器にロード
される。セグメントのタイミングが遅延セグメント制御
ｍ（８２）。

（８４）、　（８６）によって割当てられる。

積分器３状態バツフｙ　（５０）は４ビツト・バッファ
であり、積分器から芸みだされた積分位相誤差を積分器
セグメントの間に数（ｆｊ制御発振器にロードする。こ
のセグメントも、涯延セグメント制御器によって割当て
られる。

ベース３状態ＲＯＭ／バッファ（５２）は８×４ビット
ＲＯＭであり、これから詳しく説明するように、数値制
御発振器のサイクルを構成する前述のタイミングを手当
をする３つのベースの値を記憶している。バッファ　（
５２）のビン（１０）が積分器剰余率発生器の出力によ
って駆動される。この出力は、高になるとき、この明細
書の終りの付録Ｃに示づプログラム・リストＣＯＰ、　
８ＡＳのステートメント＃　１０９０に示すように、選
ばれたベースに対し“１゛′−を加算器る。これによっ
て、全てのベースが一定値であるために、「実際の」加
算器回路の必要はなくなる。

第４Ｃ図について説明すると、部品（５４）、　（５Ｇ
）Ｊ３よび（５８）がロック信号積分器を形成する。部
品（５４）および（５８）が８ビツトアツプ／ダウン・
カウンタを形成し、これは位相検出器コード変換器で取
出された信号に基づく予定の位相ウィンドウの中に到来
ストローブ信号が入るときに、カウントアツプし、外側
のときにカウントダウンする。位相検出器の説明で前に
述べたように１．ナンド・ゲート（３６）のビン（６）
からの付能信号がゲート作用をし、脱落ストローブがあ
るとき、カウンタが状態を変えないようにする。従って
、この形はコヒーレントであって、到来信号の位相に対
する数値制御発振器のロック作用の経歴の正確な表示と
ｈる。

復号器ＲＯ）＋（５６）　　（第４Ｃ図）がカウンタの
出力に出るカウンタを操作し、２つの出力を発生する。

ＲＯＭ（５６）のビン（１１）は同期出力であり、カウ
ンタが予じめ限定されたレベルに達したときに高になる
。他方の出力がＲＯＭ（５６）のビン（１２）に利用で
きるＪ：うになり、カウンタがその最大カウントに達し
ているとぎ、カウンタはカウントアツプを停止し、ゼロ
・ノｊウントにあるときは、カウントダウンを停止する
。「最大カウント」はＲＯＭ（５６）にある予じめプロ
グラムされた値であり、「ゼロ・カウント」はカウンタ
（５４）のゼロ・カウントに相当する。ＲＯＭ（５６）
のプログラム・リストＣＬＤ、　ＲＡＳが明Ｉｌ書の終
りの付録りに示されている。

第４Ｃ図おＪ：び第４Ｄ図について説明すると、部品（
６０１，（６２）、　（６４）、　（６６）、　（６８
）、　（７０）、　（７２）および（７４）にＪ：つて
形成された積分器が、位相検出器からの位相誤差の読み
を積分し、積分位相誤差項を発生する。この項を使って
、数値制御発振器を入力信号の中心周波数に調節する。

部品（７０）、　（７２）および（７４）が１２ビツト
のアップ／ダウン・カウンタとして接続され、累算位相
誤差を記憶する。５１数が「アップ」になるか「ダウン
」になるかは、ゼロ位相誤差状態からの位相Ａｌｌの方
向による。３つの上位出力ビットがバッファ（５０）を
介して数値ａ、ＩＪ　ａｌ１発撮器に供給され、このた
め数値υ制御発振器は到来信号の周波数に調部すること
ができる。

部品（６４）および（６６）が、位相検出器からの位相
誤差に比例するウィンドウ期間を作る。このウィンドウ
信号を使ってカウンタ・ヂエーンを付能する。位相誤差
が°“８″であれば、何派期間はＯである。これはコー
ド゛８″が０の位相誤差とみなされるからである。出力
が９″であれば、何面信号は１クロック周期の間続き、
従ってカウンタは１だけ増加する。

第４Ｄ図について説明すると、アップ／ダウン・カウン
タ（１０）のビン（１５）に接続されたノア・ゲート（
６８）は、カウンタのオーバーローディング、例えば循
環して反対の極性のカウントになることを防止する。こ
れは、実用的なアナログ形演算増幅器回路における電圧
の限界と似ている。

高速ロック・モードの同、カウンタ（６０）およびノア
・ゲート（６２）が、カウンタ（６４）に対する若干の
クロック・パルスをマスクすることにより、付随ウィン
ドウを拡張する。このため、積分器の利得を高めること
ができる。普通のモードにおける積分器の利得は、ＮＧ
Ｏサイクル当たり１１５１２であり、高速ロック・モー
ドの間はＮＣＯサイクル当たり１／３２である。

カウンタ（７０）のビン（１３）が、数飴制御Ｉ発賑器
から見て最下位ビットである。シック性能を改善するた
め、剰余（ビン（１３）より位の低いビット）が、第４
Ｄ図に示づ一積分器率発生器に供給される。

積分４率発生器が部品（７６）および（７８）によって
形成される。積分器からの端数が率発生器（７６）に供
給される。ノリツブフロップ（７８）の目的は、率発生
器（７６）内に組込まれているクロック・ゲート作用を
取除くことである。組合わせの回路が、ノリツブフロッ
プ（１８）のビン（９）にトグル出ツノを発生し、これ
はＮＧＯサイクルの中央で切換ねる。

このビンで測定した「高Ｊレベルと「低」レベルの比が
、率発生器（７６）に供給される数を１６で除した値に
相当する。即ら、入力が１″であれば、出力はＩ　ＮＣ
Ｏサイクルの同高にとどまり、残りの１５サイクルの間
は低にとどまる。

この出力の２進値がベースバッファ（５２）にあるベー
スに加算され、ベースセグメントの問、数値制御発振器
にロードされる。

第４Ｂ図について説明すると、数値制御発振器がカウン
タ（４４）および（８０）によって形成され、これらが
８ビツトのアップ・カウンタを形成する。

これがシステム・クロックを前に述べたように到来搬送
波周波数の４倍に分割する。

数値制御発振器の１サイクルはいくつかのＵ延セグメン
トで構成される。遅延セグメントは次のように定義する
。

（１）　　カウンタに数がロードされる。

（２）カウンタがこの数を出発点どして使い、最終カウ
ントまでカウントアツプする。

高速ロック・モードの問、数値制御発振器の１サイクル
には６つの遅延セグメントがある。

（１）積分器セグメント：積分器が１６×の速度で動作
する。このセグメントにおける遅延量は１−４−８（最
少−ゼロ誤差−最大）カウントである。最終カウントは
１１５１＋である。

（２）比例−〇−セグメント：このセグメントにお番ノ
る遅延ｉ省はｌ−９−１６（ｆｆｌ少−ゼロ−最大）カ
ウントである。最終カウントはやはり１１５１１である
。

（３）比例−１−セグメント：比例−〇　−１グメント
と同じ。

（４）比例−２−セグメント：比例−〇−セグメントと
同じ。

（５）　　比例−３−セグメント：比例−〇−セグメン
トと同じ。

（６）ベースセグメント：このセグメントは、合計の遅
延が到来信号の中心周波数の周期と符合するように、そ
れまでの全てのセグメントの埋合わせをする。最終カウ
ントは“１２５５＋１である。

普通のモードの問、比例１／２／３セグメントは、低閉
ループ利得特性に合わせるために全て省略され、このた
め、合計遅延周期を構成するには３つの′ｌｉ延セグメ
ントしか必要としない。この他、積分器の利得が１×の
割合に切換えられ、減衰係数を一定に保つ。もＩ３ろん
、合ｊｔ　’ｉｔ　１１周期を保つために異なるベース
が必要である。これは、ベースバッファ（５２）のピン
（１１）にシステム・ロック信号を供給することによっ
て達成される。

数値制御発振器の利得は、カウンタ・チェーンの長さの
関数であり、カウント当たり１／２５６である。

捕そくの始めに、ＮＧＯの位相を到来ストローブと整合
させるために、ペースヒグメントだけが必要である。こ
の電は合計周期の値の半分に設定される。これが、ベー
スバッファ（５２）に合計３つの異なるベースが記憶さ
れる理由である。

遅延セグメンＩ−の割当て、即１３カウンタの【コード
作業が、部品（８２）、　（８４）および（８６）によ
って形成された遅延セグメント制御器によって制御され
る。これらの３つの部品が状態装置を形成し、それが数
値制御発振器のロード動作を制御する。このブロックの
結果、「非常に高速のロック作用」を持つ同期装置が達
成されるとともに、高速ロック・モードおよび「平常」
モードの間の「滑らかな切換え」動作が達成される。

捕そくの始めに、数値制御発振器は、到来信号の２番目
のエツジと強制的に整合させられ、その１２積分器をそ
の中心値に設定する。この後、同期装置が高速周波数／
位相追跡モードで動作する。

一旦積分器が落着いたら、ループは、ジッタ性能を更に
良くするために、遅い周波数／位相追跡モードに切換わ
る。

８個の動作状態がある。初期設定したとぎ（搬送波存在
信号が高になる）、状態が°゛Ｏ″′に設定される。一
旦ストロープが入ると（１番目のエツジ）、状態“１″
に入り、積分器は中心（ゼロ周波数誤差）に設定される
。（ｒ！ｌ］細書の終りの付録Ｅにあるプログラム・リ
ストＤＳＣ１８八Ｓのステートメント＃１１３０参照）２番目のエツジが状態を“７”にフリップさせ、第１の
ベースを数値制御発振器に入れる。この数がＮＣＯサイ
クルの遅延の半分を作る。カウントアツプが完了したと
き、状態が“２″に設定される。この後、積分器セグメ
ントに入る。この時点で、到来周波数が中心値でない場
合、数値制御発振器の位相が、周波数誤差を除いて、到
来信号と実質的に整合する。

この後遅延セグメント制ｆｉｌ器が、積分器が落着くま
で、次の状態順序：　（２，３，４，５，６゜７．２）
で逐次的に動作する。このことがＲＯＭ（５Ｇ）からの
同１１１装置ロツク信号によって知らされる。

この長い順序を高速追跡モードと定義する。

一旦ロツク信号が高になり、状態が３”になると、制御
器は状態４．５および６を飛越し、次の順序：　（２，
３，７，２）というように行なう。

これを平常モードと定義する。同期装置は、装置が種々
の理由のためにロック状態から脱した場合、高速追跡モ
ードに逆に切換わることができる。しかし、搬送波存在
信号がゼロに戻らない限り、制御ｌ器は状態“ＯＩＩに
は戻らない。

前に述べたにうに、ＲＯＭ　（８４）および（８６）が
、上に述べたシーケンスを実行するためのプログラムＤ
ＳＣ，ＢＡＳ　（付録Ｅ）を持っている。第４Ｂ図につ
いて説明すると、ＲＯＭ（８４）のピン（９）が、数値
制御発振器のロード動作を制御する。ピン（１０）。

（１１）、　（１２）、　（２）、（３）および（４）
は「８状態カウンタ」に専用である。ＲＯＭ（８６）の
ピン（９）を用いてベースを発生する。ＲＯＭ（８６）
のピン（１０）、　（１１）および（１２）が、夫々ベ
ースバッフｙ　（５２）、比例形バッファ（４０）およ
び積分器バッファ（５０）を付随する信号を発生する。

この発明の２つの同期装置にある大抵の論理ブロックは
固定メモリ（ＲＯＭ）を用いて構成される。

ＲＯＭの符号は「ベーシック・プログラム」を使うこと
によって発生され、全ての入力／出力関係がプログラム
のステートメントによって定められる。

最終コードが別の７０グラムに移され、それがプログラ
マブル論理アレー・マツプを発生する。このマツプはア
ンド−オアーゲート・アレーがＲＯＭと同じ結果を生ず
ることを示す。しかし、回路を集積する際、ゲートアレ
ーを使う方がシリコン面積がずっと少なくて済む。

この発明を実施覆るとき、ここで図示した実施例に対す
る秤々の変更を用いることができることを承知されたい
。特許請求の範囲にこの発明の第囲を定めてあり、この
請求の範囲に記載される範囲内で、種々の回路およびそ
の均等物がこの発明にＥ　することを承知されたい。

【図面の簡単な説明】

第１図はこの発明の搬送波同期回路およびシンボル同期
回路を用いた受信機の簡略ブロック図、第２Ａ図乃至第
２Ｄ図は組合わせて、第１図に示す受信機を示す回路図
、第３図はこの発明の搬送波同期回路を示す円部ブロッ
ク図、第４Ａ図乃至第４Ｄ図は組合わせてこの発明の搬
送波同期回路を示す回路図、第５Ａ図乃至第５Ｄ図は組
合わせてこの発明のシンボル同期回路を示１゛回路図、
第６図はこの発明の搬送波同期回路で復元される４Ｘ搬
送波クロツクと到来ＤＢＰ５に信号の間の関係を示す時
間線図である。手　　続　　ンｒｔ１　　　正　　書　く方式）昭和６
３年　６月／θ日

Claims

【特許請求の範囲】

（１）変調位相シフト・キーイング（ＰＳＫ）入力信号
からクロック信号を復元する形式の同期装置において、
ＰＳＫ入力信号のゼロ交差に対応する同期ストローブ間
隔をおいて数値制御発振器の出力を標本化して、該数値
制御発振器と同期ストローブの間の位相誤差の目安であ
る２進加重出力を発生する位相検出器を有する同期装置
。
（２）特許請求の範囲第１項に記載した同期装置におい
て、前記位相検出器がゲートつきフリップフロップで構
成される同期装置。
（３）特許請求の範囲第１項に記載した同期装置におい
て、各々の２進加重出力を発生した後に、位相検出器を
ゼロにセットするクリア信号を発生する手段を有し、こ
うして同期ストローブ中に脱落ストローブがあるとき、
位相検出器の出力が位相誤差を反映しないようにした同
期装置。
（４）特許請求の範囲第３項に記載した同期装置におい
て、同期装置が、第１の入力として同期ストローブを受
取り、関連するシンボル同期装置のロック作用のレベル
を表わす搬送波ウィンドウ信号を第２の入力とする搬送
波同期装置である同期装置。
（５）特許請求の範囲第２項に記載した同期装置におい
て、シンボル同期装置である同期装置。
（６）変調位相シフト・キーイング（ＰＳＫ）入力信号
のゼロ交差に対応するストローブ間隔で数値制御発振器
の出力を標本化して、前記数値制御発振器とストローブ
間隔の間の位相誤差の目安である２進加重出力を発生す
る位相検出器と、該位相検出器の位相誤差出力の関数で
ある比例位相誤差信号を発生する位相検出器コード変換
器と、前記位相検出器の位相誤差出力を積分して、前記
数値制御発振器をＰＳＫ入力信号の中心周波数に調節す
るために使われる積分位相誤差項を発生する積分器と、
比例位相誤差信号および周波数誤差項を加算する手段と
、該加算手段の出力を受取って復元クロック信号を発生
する数値制御発振器とを有するディジタル形位相同期ル
ープ。
（７）特許請求の範囲第６項に記載したディジタル形位
相同期ループにおいて、位相誤差出力の最下位ビットを
累算して、位相検出器コード変換器に対するオーバフロ
ー信号を発生する位相検出器剰余累算器を有するディジ
タル形位相周期ループ。
（８）特許請求の範囲第７項に記載したディジタル形位
相同期ループにおいて、位相検出器コード変換器が３組
の出力を発生し、第１組の出力は位相誤差出力と位相検
出器剰余累算器からのオーバフロー信号の和であり、第
２組の出力は比例位相誤差信号であり、第３組の出力は
位相誤差出力が予じめ限定されたウィンドウの中に入っ
たときを示すディジタル形位相同期ループ。
（９）特許請求の範囲第８項に記載したディジタル形位
相同期ループにおいて、位相検出器コード変換器の第１
組の出力が前記積分器に対する入力として供給され、前
記位相検出器コード変換器の第３組の出力がロック信号
発生器に供給され、該ロック信号発生器が位相同期ルー
プのロック作用の経歴を表わすロック信号を発生するデ
ィジタル形位相周期ループ。
（１０）特許請求の範囲第９項に記載したディジタル形
位相同期ループにおいて、前記積分器から積分位相誤差
項の端数を受取って、数値制御発振器を駆動するトグル
出力を発生する積分器剰余率発生器を有するディジタル
形位相同期ループ。
（１１）特許請求の範囲第１０項に記載したディジタル
形位相同期ループにおいて、前記加算手段が、前記数値
制御発振器のサイクルの比例セグメントの問、前記位相
検出器コード変換器からの比例位相誤差信号を数値制御
発振器にロードする比例形バッファと、前記数値制御発
振器のサイクルの積分器セグメントの問、前記積分器を
数値制御発振器にロードする積分器バッファと、ベース
バッファ付能信号に応答して、複数個のベース数の値の
うちの１つを数値制御発振器に供給するベースバッファ
と、前記数値制御発振器のサイクルのセグメントを割当
てる遅延セグメント制御器とを有し、前記ベースの値は
積分器剰余率発生器のトグル出力に基づいているディジ
タル形位相同期ループ。
（１２）変調位相シフト・キーイング（ＰＳＫ）入力信
号からクロック信号を復元する同期装置において、変調
ＰＳＫ入力信号のゼロ交差に対応するストローブ間隔を
おいて数値制御発振器の出力を標本化して、該数値制御
発振器とストローブ信号の間の位相誤差の目安である２
進加重出力を発生する位相検出器を有し、前記数値制御
発振器は複数個のセグメントで構成されたサイクルを持
ち、更に、前記位相検出器の位相誤差出力の最下位ビッ
トを累算してオーバフロー出力を発生する位相検出器剰
余累算器と、前記位相検出器の位相誤差出力および前記
位相検出器剰余累算器のオーバフロー出力に基づいて３
組の出力、即ち、位相誤差出力とオーバフロー出力の和
である第１組の出力、位相誤差出力の関数である比例位
相誤差信号である第２組の出力、および位相誤差出力が
予じめ限定されたウィンドウの中に入ったときを示す第
３組の出力を発生する位相検出器コード変換器と、位相
検出器コード変換器の第１組の出力を積分して積分位相
誤差項を発生する積分器と、前記位相検出器コード変換
器の第３組の出力を受取って、同期装置のロック作用の
経歴を表わすロック信号を発生すると共に高速ロック回
路を制御するロック信号発生器と、前記積分位相誤差項
の最下位ビットを受取って数値制御発振器にトグル出力
を供給する積分器剰余率発生器と、加算手段と、該加算
手段からロードされる出力を受取って復元クロック信号
を発生する数値制御発振器と、前記数値制御発振器のサ
イクルのセグメントを割当てる遅延セグメント制御器と
を有し、前記加算手段は、前記数値制御発振器のサイク
ルの比例セグメントの間、前記位相検出器コード変換器
からの比例位相誤差信号を前記数値制御発振器にロード
する比例形バッファと、前記数値制御発振器のサイクル
の積分器セグメントの間、前記積分器からの積分位相誤
差項を数値制御発振器にロードする積分器バッファと、
複数個の基数のうち、積分器剰余率発生器のトグル出力
によって決定される１つのベースの値をベースバッファ
付能信号に応答して数値制御発振器に供給するベースバ
ッファとで構成されている同期装置。
（１３）特許請求の範囲第１２項に記載した同期装置に
おいて、前記遅延セグメント制御器が複数個の順序で動
作し、特定の順序がロック信号発生器からのロック信号
によって決定される同期装置。