JPS63282804A - トリガ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、電子制御ｎシステム、特にトリガをかけるた
めに事象検出信号を論理的に結合し、同期させ、配分し
てトリガ信号を発生するトリガ装置に関するものである
。

〔従来の技術及び発明が解決しようとする課題〕電子制
御システムは、一般に種々の外部事象（ｅｖｅｎ　ｔ）
を検出するとデジタル指示信号を発生する事象検出器を
具えており、この指示信号を論理的に結合して被トリガ
装置を制御するトリガ信号を発生している。複雑なシス
テムは、多くのかような事象検出器により必要な情報を
供給して多くの装置を制御できる。しかし、同一回路基
板の如き同一装置モジュール内に事象検出器及びトリガ
発生回路を設けるのは不可能なことが多く、事象検出器
及びトリガ発生回路を相互接続するため装置モジュール
から装置モジュールへと広範囲にわたって配線しなけれ
ばならないことが多い、更に、各モジュールが独自のク
ロックを有する装置モジュール群では事象及びトリガ信
号はしばしば同期した信号であるが、異なる装置モジュ
ールに属する事象及びトリガを同期させることは、一般
に困難である。

任意の装置モジュール内に生じる並列制御信号を直列デ
ータに変換し、２本の線を介して遠隔の装置モジュール
に転送することにより、装置モジュール間の相互配線量
を減らすような多重化（ｍｕｌｔｉｐｌｅｘｉｎｇ）装
置が開発された。かような多重化技術は、大型制御シス
テム内の装置ランク間のパネル相互の配線を減らすのに
特に効果がある。

しかし、並列・直列変換をする多重化装置は、複雑な回
路を具えており、回路基板の如き小さい装置モジュール
間のトリガ信号の相互連絡を行なわず、高速動作にはし
ばしば不適である。

現在要求されるものは、必要とする相互接続配線量を最
少とするように、分離した装置モジュール上に設けられ
た事象検出器及び被トリガ装置間をインタフェースする
と共に、クロックが異なる事象及びトリガを同期させる
ことができる手段である。

したがって、本発明の目的の１つは、事象検出１３号が
予め選択した組合せ（結合）に合致するトリガ信号を発
生する改良されたトリガ装装置の提供にある。

本発明の他の目的は、事象検出器及び被トリガ装置をイ
ンタフェースするのに必要な相互接続配線量が最少とな
るトリガ装置の提供にある。

本発明の更に他の目的は、事象の選択した組合せに応答
してトリガ信号を発生するように迅速且つ容易にプログ
ラム及び再プログラムのできるトリガ装置の提供にある
。

本発明の別の目的は、事象検出信号をシステム・クロッ
クに同期させると共に、トリガ信号を被トリガ装置のク
ロックに同期させることができるトリガ装置の提供にあ
る。

本発明の他の目的は、分離した装置モジュール間で、符
号化（エンコード）されたトリガ・データを高速に転送
できるトリガ装置の提供にある。

〔課題を解決するための手段及び作用〕本発明によれば
、トリガ装置は、トリガ事象の論理的組合せに応じて、
１つ以上の被トリガ装置をトリガできる。このトリガ装
置は、１＆Ｉｌの装置モジュールを具えており、これら
装置モジュールの各々は、１つ以上の事象論理ユニット
及び（又は）１つ以上のトリガ論理ユニットを含んでも
よい。「中間機能バス」は、事象データを伝送する並列
データ・ラインと、システム・クロック信号を伝送する
ラインを具えており、総ての装置モジュールを並列に相
互接続する。

各事象論理ユニットは、事象が住じたときを表わす事象
検出器の１つ以上の発生信号に応答する。

各事象指示信号を、事象論理ユニットに含まれる別の事
象同期回路に入力信号として供給する。各事象同期回路
は、同期した事象信号を発生するが、この信号は、シス
テム・クロック信号が直前に低になった瞬間の入力事象
指示信号の状態を表わす。

各事象論理ユニットは、１つ以上のエンコード回路も含
んでいる。各エンコード回路は、ＩＭｉの事象エンコー
ド信号を発生し、各事象エンコード（前号の状態は、論
理ユニットの種々の事象同期回路が発生した同期事象信
号の状態の論理組合せに応して決まる。１組のバス・ド
ライバを各事象論理ユニット内に設け、各事象エンコー
ド信号を、これらバス・ドライバのそれぞれの１つに入
力として供給する。各バス・ドライバは、システム・ク
ロック信号が低のときに、中間機能バス上のデータ・ラ
インの１つをアクティブに高に駆動し、また、入力事象
エンコード信号が低でシステム・クロック信号が高のと
きのみ、そのラインをアクティブに低に駆動する。

各トリガ論理ユニットは、１＆ＩＩの信号検出器を含ん
でおり、各信号検出器は、直前のシステム・クロック・
パルスの立上がり縁から中間機能バスの対応データ・ラ
インが低になったか否かを示す出力信号を発生する。各
トリガ論理ユニット内に含まれた復号化（デコード）回
路は、信号検出器の出力４３号状態の論理組合せに応じ
て決まる状態のトリガ開始信号を発生する。各トリガ論
理ユニットに含まれたトリガ同期回路は、システム・ク
ロック信号が最後に高になった瞬間のトリガ開始信号の
状態で決まる状態のトリガ信号を発生する。

トリガ信号を非同期に発生してもよいし、被トリガ装置
が発生したクロック信号に同期させてもよい。

どのような事象組合せが特定トリガ信号を発生するかを
決定するエンコード及びデコード回路は、プログラム可
能であり、選択した事象組合せに応してトリガできる。

比較的わずかの並列データ・ラインにより相互接続され
、分配されたプログラマブル・エンコード・デコード回
路を用いることにより、装置モジュール間に多くの並列
相互接続ライン又は直列データ伝送を必要とせずに、事
象をトリガに関連させる際に柔軟性がある。さらに、同
じシステム・クロック信号に総てが応答する各モジュー
ルの事象同期回路、バス・ドライバ、信号検出器及びト
リガ同期回路は、「パイプライン」型式で動作するので
、このシステムは、事象状態の以前の変化に対する応答
が完了する前に、事象状態の変化に対する応答を開始で
きる。よって、高速応答を行なう。特に、データ・ライ
ンをアンプ（高）及びダウン（低）の両方にアクティブ
に駆動するバス・ドライバを用いるので、ライン上の信
号状態を変化させるために充電又は放電を行なわければ
ならない可成りの固有容量がデータ・ラインにあるとき
でさえ、モジュール間でエンコードしたトリガ・データ
を高速に伝送できる。

本発明の要旨は、本明細書の特許請求の範囲の欄に述べ
ている。しかし、本発明の構成及び動作方法と共に、そ
の他の利点及び目的は、添付図を参照した以下の説明よ
り理解できるであろう。なお、同じ素子は、同じ参照番
号で示す。

〔実施例〕

第１図は、本発明によるトリガ装置の実施例を示すブロ
ック図である０本装置は、１組の事象発生器０３内で生
じた事象に応じて１組の事象検出器０ａが発生する入力
事象指示信号の所定パターンに応答して、１つ以上のト
リガ信号を１個以上の被トリガ装置０ωに送出するもの
である。本装置は、事象検出器０〜及び被トリガ装置Ｑ
ｌを回路基板の如き幾つかの分離した装置モジュール上
に設けたり、アクセスしたりする場合に、事象検出器０
４〕及び被トリガ装ＶａＯ＋をインタフェースするのに
必要な配線量を最少にする。本装置はまた、モジュール
が別々のクロックの下で動作するとき、モジュール間の
事象検出とトリガ送出とを同期させる。

第１図のトリガ装置は、各装置モジュールに設けた１つ
以上の事象論理ユニット（エンコード手段）　（３０）
及び（又は）１つ以上のトリガ論理ユニット（デコード
手段）　（３２）を有する。１つの制御２５（３４）を
各モジュールに設け、本装置内の全モジュールの総ての
事象論理ユニット（３０）及びトリガ論理ユニット（３
２）を「中間機能」バス（ＩＦＲ）　（２４）により並
列に相互接続する。このＩＦＢ　（２４）は、モジュー
ル間でエンコードされた情報を伝送する１４本が１ｍの
ラインで構成される。システム・クロック・ラインＱ場
も各モジュールに設けて、２進システム・クロック信号
を伝送する。クロック・ラインＱ呻のシステム・クロッ
ク信号は、任意の適当な同期的クロック・パルス源から
供給され、任意の事象発生器（支）又は被トリガ袋縫α
偉の動作の時間を合せるのに用いるクロックと独立して
いてもよい。第１図は、＋ｐＢ（２４）に接続された単
一の事象論理ユニット（３０）及び単一のトリガ論理ユ
ニット（３２）を有する単一の装置モジュールを単に示
している。しかし、モジュールは、２個以上の事象論理
ユニット（３０）及び２個以上のトリガ論理ユニット（
３２）を具えてもよく、また、所定の制御装置内のＩＦ
Ｂ（２４）に多くのかかるモジュールを接続してもよい
ことが理解できるであろう。

各事象論理ユニット（３０）は、６つまでの事象検出器
Ｕａが発生する事象指示信号を監視し、入力事象指示信
号の１つ以上の特定パターンに応答して信号の選択され
たパターン（並列事象コード信号）をＩＦＢ（２４）に
出力するようにプログラムできる。

各トリガ論理ユニット（３２）は、ＩＦＢ　（２４）の
ラインの状態を監視し、ＩＦＢ　（２４）に１つ以上の
選択されたビット・パターンを検出すると出力トリガ信
号を発生するようにプログラムできる。各モジュールの
制御器（３４）は、このモジュールの事象論理ユニット
（３０）及びトリガ論理ユニット（３２）のパターン発
生および認識動作をプログラムするための制御信号を発
生する。各制御器（３４）は、制御バス（３６）により
アクセスされる。すなわち、このバス（３６）は、マイ
クロコンピュータ・システムの如き外部操作者用インタ
フェース装置から制御′ｇ器（３４）へプログラミング
・データを伝送する。

本発明は、ＩＦＢ　（２４）を効率的に使用することに
より、入力事象と出力トリガ信号を一致するように調整
するに必要なモジュール間の配線量を最少にしうる。こ
のＩＦＢ（２４）は、多くの異なるビット・パターンを
伝送できる。各事象論理ユニット（３０）は、入力事象
指示信号の選択したパターンに応答して任意の特定ビッ
ト・パターンを発生するようにプログラムでき、各トリ
ガ論理ユニット（３２）は、ＩＦＢのどれかのビット・
パターンに応答してトリガ信号を発生するようにプログ
ラムできる。事象論理ユニット及びトリガ論理ユニット
を適切に予めプログラムすることにより、このトリガ装
置は、ＩＦＢ（２４）の１４木の相互接続データ・ライ
ンを使用するだけで多くの独立した装置モジュールにお
ける多くの事象／トリガ動作を調整できる。

各事象論理ユニット（３０）は、事象検出器０４１から
の出力信号を受ける６個の事象同期回路αυと、１つの
プログラム可能な（プログラマブル）論理装置（ＰＬＯ
）　Ｑｌと、１４個のイネーブル回路（２２）と、１４
個のバス・ドライバ（２７）とを具えている。

ライン（至）上のシステム・クロック信号及び事象検出
器（ロ）のそれぞれが発生した事象指示信号の１つを各
事象同期回路αＱに入力として供給する。各事象同期回
路αｅは、システム・クロック信号が直前に低に駆動さ
れた瞬間の入力事象指示信号の状態を示す「同期された
」出力事象信号を発生ずる。

各事象同期回路αＱの同期した事象信号出力をＰＬＯα
乃の入力として供給する。ＰＬＤ　Ｑωは、別々の出力
信号を１４個のイネーブル回路（２２）の各々に伝送す
る。各ＰＬＤ出力信号の状態は、事象同期回路＋１１９
からの同期された事象信号状態の選択したパターンに応
じて設定される。ＰＬＤａ団の入力信号パターンと出力
信号状態との関係は、制御器（３４）からＰＬＤα樽に
制御線（３８）を介して供給されるプログラミング制御
信号により決める。

各イネーブル回路（２２）は、単一の２進「事象エンコ
ード」信号出力を発生し、この信号出力を１４個のバス
・ドライバ（２７）のそれぞれに入力として供給する。

各バス・ドライバ（２７）の出力端を、ＩＦＢ（２４）
の１４本のデータ・ライン（ＩＦＢＯ〜ＩＦＢ１３）の
１つにそれぞれ接続する。各イネーブル回路（２２）に
は、４つの動作モードがあり、これら動作モードは、制
御器（３４）からの制御ライン（４２）により決まる。

第１動作モードにおいて、イネーブル回路（２２）は、
入力と同じ状態の出力を発生するが、第２動作モードに
おいて、このイネーブル回路は、入力を反転して出力を
発生する。第３動作モードにおいて、イネーブル回路（
２２）は、その入力信号状態に関係なく、その出力を連
続的に低に維持する。一方、第４動作モードにおいて、
イネーブル回路は、その入力信号状態を無視して、その
出力を連続的に高に維持する。

各バス・ドライバ（２７）には、２つの動作モードがあ
り、動作モードは、各バス・ドライバの制御入力となる
クロック・ライン（至）のシステム・クロック信号状態
に応じて選択される。一方の動作モードにおいて、シス
テム・クロック信号が低のときが選択されると、各バス
・ドライバ（２７）はＩＦＢ（２４）のラインをアクテ
ィブに駆動して、高論理レベルを供給する。他の動作モ
ードにおいて、システム・クロック信号が高のときが選
択されると、各バス・ドライバは、ＴＦＢ　（２４）の
ラインをアクティブに駆動して、低論理レベルを供給す
るが、そ（７）ＩＪ＆エンコード入力信号も低である。

システム・クロック信号が高のときに、バス・ドライバ
（２７）への事象゛エンコード入力信号が高であると、
バス・ドライバの出力は、ＩＦＢのラインの電位に影響
しない。

ＩＦＢ　（２４）の１４本総てのラインを装置内の各ト
リガ論理ユニッ）　（３２）に結合する。各トリガ論理
ユニッ）　（３２）は、プログラマブル論理装置（ＰＬ
Ｄ）　（２６）と、トリガ同期回路（２８）と、１４個
の信号検出器（２９）とを具えている。各信号検出器（
２９）は、好適にはＲＳフリップ・フロップで構成され
ており、システム・クロック・ラインＱ鴫に接続された
レベル検知反転セント入力端（Ｓ）と、ＩＦＢ（２４）
のそれぞれのラインに接続されたエツジ・トリガ・リセ
ット入力端（Ｒ）と、ＰＬＯ（２６）への入力を供給す
る出力信号端（Ｑ）を有している。ＰＬＯ（２６）は、
信号検出器（２９）の出力信号状態の１つ以上の選択さ
れたパターンに応答して、出力トリガ開始信号（ＴＲＧ
）を発生する。このパターン選択は、制御器（３４）か
らＰＬＯ（２６）への制御ライン（４３）上の制御′Ｂ
データに応じて決める。ＰＬＯ（２６）が発生したＴＲ
Ｇ信号をトリガ同期回路（２８）の入力端に供給する。

このトリガ同期回路（２８）は、ラインＱ＊のシステム
・クロック信号が高に駆動される度に、ＴＲＧ信号の状
態を検出し、その後、ＰＬＯ（２６）が発生したＴＲＧ
の検出状態に応じて、トリガ信号出力の状態を設定する
。

トリガ信号を被トリガ装置０〔に伝送する。この被トリ
ガ装置ＯＩの動作がそれ自体のクロックに同期するとき
、ＴＲＧ信号の各検出に続き、被トリガ装置θ〔が発生
したクロック信号（ＣＬＫ’）の第１パルスの前縁にお
いて、トリガ同期回路（２８）は、トリガ信号状態を調
整する。しかし、被トリガ装置α０が非同期に動作する
と、制御器（３４）からトリガ同期回路（２８）への制
？７１１ライン（３７）上の「非同期」信号により、こ
のトリガ同期回路は、被トリガ装置からのＣＬｌ［信号
への同期に関係なく、そのトリガ出力信号状態を直ちに
調整できる。

制御器（３４）は、制御バス（３６）からのデータを蓄
積するアドレス指定可能なシフト・レジスタを具えたも
のが適当である。制御器（３４）のシフト・レジスタは
、バス（３６）の直列データ・ライン上の同じ組のピン
トを受けると制？１線（３７）　、　（３８）　、　（
４２）及び（４３）に１組の並列出力ビットを発生する
。制御器（３４）内のシフト・レジスタは、制御バス（
３６）の他のライン上の信号により入力がイネーブルさ
れるとき、クロック・ラインｃ！鴫のシステム・クロッ
ク・パルスを受けると１度に１ビツトがロードされる。

再プログラム期間中、制′４′ｎ器（３４）の並列制御
データ出力が連続的に変化するので、この装置内の各プ
ログラマブル装置は、連続した中間状態を通過する。な
お、このプログラマブル装置は、期待しないＴＲＧ信号
の発生に至る入力／出力関係を意図しない。このシステ
ムを再プログラムする前に各トリガ同期回路（２８）の
トリガ信号出力の状態を凍結することにより、ＴＲＧ信
号の変化が被トリガ装置のどれかを偶然トリガするのを
防止する。制御器（３４）に、再プログラムをする期間
中、トリガ同期回路（２８）への制ｊｎ線（３９）にプ
ログラム本信号を低に駆動して、第１図の各トリガ同期
回路（２８）のトリガ信号出力の状態を維持させる。こ
のシステムが再プログラムされていない場合、プログラ
ム本信号を連続的にセットする。制御器（３４）をイネ
ーブルする入力として用いるのと同じ信号でもよいプロ
グラム本信号は、制御バス（３６）により各制御器（３
４）に伝送され、制御器（３４）により制御線（３９）
を介してトリガ同期回路（２８）に送られる。

第２図は、第１図のイネーブル回路（２２）の例を詳細
に示すブロック図である。このイネーブル回路（２２）
は、ナンド・ゲー）　（４０）及び排他的ノア（ＸＮＯ
Ｒ）ゲート（４１）を具えている。ナンド・ゲート（４
０）は、ＰＬＤ　Ｑｌから出力信号を受ける１つの入力
端子と、制御線（４２）の１本を介して制御器（３４）
から送られるイネーブル信号を受ける第２入力端子とを
具えている；ナンド・ゲート（４０）の出力はＸＮＯＲ
ゲート（４１）の一方の入力端子に供給し、別゛の制？
Ｈ線（４２）を介する制御器（３４）からの設定信号は
ＸＮ０Ｉ？ゲート（４１）の第２入力端子に供給する。

’　ＸＮＯＲゲート（４１）の出力端子は、ＩＦＢ　（
２４）の１本のラインに結合される。制御器（３４）か
らのイネーブル信号が低ならば、ナンド・ゲート（４０
）の出力は、ＰＬＤ　０８１からの人力信号状態に関係
なく高である。

よって、制御Ｂ器（３４）は、イネーブル線を低に保持
することにより、ＰＬＤ　Ｑｌの入力信号によるイネー
プル回路（２２）の出力に対する影響を阻止できる。

一方、制御器（３４）からのイネーブル線が高だと、ナ
ンド・ゲート（４０）の出力状態は、ＰＬＤ　Ｑｌから
の入力信号状態の逆となる。

ＸＮＯＲゲー）　（４１）の両方の入力が同じ論理レベ
ル（共に高又は低）ならば、このゲートの出力は高であ
る。２つの入力が異なる論理レベルならば、このゲート
の出力は低である。よって、制御器（３４）からの設定
信号が高ならば、ＸＮＯＲゲート（４１）の出力状態は
ナンド・ゲー）　（４０）の出力状態に追従し、制御器
（３４）からの設定信号が低ならば、ＸＮＯＲゲート（
４１）はナンド・ゲート（４０）の出力を反転させる。

したがって、イネーブル回路（２２）に供給される設定
及びイネーブル信号の状態に応じて、回路（２２）の出
力状態は、ＰＬＤａ樟からのデータ入力の状態に等しく
なったり、データ入力状態の逆になったり、入力データ
状態に関係な（高又は低になったりする。

第３図は、第１図のプログラマブル論理装置（ＰＬＯ）
　Ｑｌの好適な具体例を示すプロン、り図である。

ＰＬＤ　Ｑｌは１４個のナンド・ゲート（４４）を具え
ており、各ナンド・ゲートは対応する６個ＩＭｉのイネ
ーブル回路（２１）の出力を加算する（論理積をとる）
。

イネーブル回路（２１）は、第２図のイネーブル回路（
２２）と同じものである。第３図では、１個のナンド・
ゲー）　（４４）及びそれに対応した１組のイネーブル
回路（２１）のみを示す。各組の各イネーブル回路（２
１）は、第１図の事象同期回路Ｏｅから６つの事象信号
の１つの出力を受けるが、どの１つの事象同期回路αｅ
の出力も１４個のナンド・ゲート（４４）の各々に対応
する１つのイネーブル回路（２１）の入力に共通に結ば
れている。制御器（３４）は、各イネーブル回路（２１
）へのイネーブル及び設定制御線の状態を制御Ｂするこ
とにより、各イネーブル回路（２１）が対応する事象同
期回路αｅからの信号を選択的に通過させたり、反転し
たり又は阻止したりするようにＰＬＤ　Ｑｌをプログラ
ムできる。事象信号が阻止されるとき、高又は低電圧が
どれかのナンド・ゲ−）　（４４）の対応する入力端に
選択的に供給される。

よって、６個の事象同期回路αＧからのデータ信号が選
択したパターンのどれかに合致すると、選択した状態の
出力信号が発生するように、ＰＬ＋ｌ　Ｑｌをプログラ
ムすることができる。

第４図は、第１図のトリガ論理ユニ、ト（３２）のプロ
グラマブル装置（ＰＬＯ）　（２６）の例を示すブロッ
ク図である。ＰＬＯ（２６）は、上述した第２図のイネ
ーブル回路（２２）と同様な１４個１組のイネーブル回
路（２３）を具えており、各イネーブル回路は、１個の
信号検出器（２９）の出力を、１４個の入力端子をもつ
ナンド・ゲー）　（４５）の１つの入力端子に結合して
いる。ナンド・ゲート（４５）の出力はＸＮＯＲゲート
（２５）の一方の入力信号として供給され、制御器（３
４）からの制御線（４３）の設定制御信号はＸＮＯＲゲ
ート（２５）の他方の入力端子に供給される。ＸＮＯＲ
ゲート（２５）の出力は、トリガ同期回路（２８）への
入力信号（ＴＲＧ）となる、制御器（３４）は、Ｐｌ、
Ｄ　（２６）のイネーブル回路（２３）及びＸＮＯＲゲ
ート（２５）に供給されるライン（４３）上の設定及び
イネーブル信号の状態を予め適当に定めることにより、
ＰＬＯ（２６）をプログラムし、信号検出器α匂の出力
端の選択したビット・パターンのどれかを検出して高又
は低のどちらかに設定したトリガ信号を発生させること
ができる。

第５図は、第１図の事象同期回路ａＳの好適な具体例を
示すブロック図である。この事象同期回路Ｑｌは、ＲＳ
フリップ・フロップ（４６）、Ｄ型フリップ・フロップ
（４８）　、　（５０）及びインバータ（５２）　、　
（５４）　。

（５６）を具えている。ＲＳフリップ・フロップ（４６
）の反転セット入力端Ｓが低（論理「０」）状態にセッ
トされると、このフリップ・フロップ（４６）の出力端
Ｑは高（論理「１」）にセントされる。また、フリップ
・フロップ（４６）の反転リセット入力端Ｒが論理「０
」にセントされると、このフリップ・フロップの出力端
Ｑは論理「０」にリセ７）される、Ｄ型フリンプ・フロ
ップ（４８）及び（５０）は、Ｔ入力端に供給されるク
ロック・パルスの立上がり縁においてＤ入力端に「１」
が供給されていれば、Ｑ出力端に「１」を発生し、−〇
出力端にｒＯＪを発生する。また、クロック・パルスの
立上がり縁の間り入力端が低ならば、Ｑ出力端は「０」
にすセットされ、−〇出力端は「１」にリセットされる
。

ＲＳフリップ・フロシブ（４６）の反転セント入力端Ｓ
に、第１図の事象検出器（ロ）からの入力信号を供給す
る。フリップ・フロップ（４６）のＱ出力端をフリップ
・フロップ（４８）のＤ入力端に接続し、フリップ・フ
ロノア”（４８）のＱ出力端をフリップ・フロップ（５
０）のＤ入力端に接続する。フリップ・フロシブ（５０
）の−〇出力をインバータ（５２）で反転して、第１図
のＰＬＤ　（ＩＩへの同期した事象信号とする。また、
インバータ（５２）の出力は次にインバータ（５４）で
反転して、ＲＳＳフリップフロップ（４６）の反転リセ
ット端子Ｒに供給する。クロック・ライン（至）のクロ
ック信号をフリップ・フロップ（４８）のＴ入力端に供
給し、この同じクロック信号をインバータ（５６）で反
転してフリップ・フロシブ（５０）のＴ入力端に供給す
る。したがって、フリップ・フロップ（４８）はライン
（２）のクロック・パルスの立上がり縁のみで状態を変
化させ、一方、フリップ・フロシブ（５０）はラインＣ
１１のクロック・パルスの立下がり縁のみで状態を変化
させる。

初めに、フリップ・フロップ（４６）のセント及びリセ
ットの両入力端Ｒ，Ｓが高、Ｑ出力端が低で、インバー
タ（５２）における事象同期回路αｅの出力が低で、事
象検出器αむからフリップ・フロップ（４６）への入力
が事象の発生を示す低になっていたと仮定すると、フリ
ップ・フロシブ（４６）のＱ出力は高状態にラッチされ
る。フリップ・フロップ（４８）は、ライン（至）のク
ロック・パルスの次の立上がり縁で状態を変化させ、そ
のＱ出力を高に駆動する。次に、フリップ・フロシブ（
５０）は、ライン０１の次のパルスの立下がり縁で状態
を変化させ、−〇出力を低に駆動する。インバータ（５
４）は、インバータ（５２）の出力が高になるとフリッ
プ・フロップ（４６）の反転リセット入力端Ｒを低に駆
動して、反転セント入力端Ｓが再び高になったときフリ
ップ・フロップ（４６）のＱ出力をリセットする０反転
セント入力端Ｓがまだ低であれば、セット入力端が高に
なるまでフリップ・フロップ（４６）はセントを維持す
る。フリップ・フロップ（４６）のりセントにより、シ
ステム・クロック・パルスの次の前縁でフリップ・フロ
ップ（４８）はリセットされ、次のシステム・クロック
・パルスの後縁でフリップ・フロップ（５０）はリセッ
トされるので、インバータ（５２）における事象同期回
路０［９の出力は再び低になる。

こうして、フリップ・フロップ（４６）は事象検出器−
からの信号をラッチし、一方、フリップ・フロップ（４
８）及び（５０）は、−ＩＩに、次のクロック・パルス
の開始に対して事象信号のＰＬＤ　０１への転送を同期
させ、少なくともｌクロック・サイクル期間中、確実に
ＰＬＤ　０１０への事象信号を高に維持する。

事象検出器θ〜からの信号は、フリップ・フロップ（４
６）をセントするのに充分な時間のみオンに維持すれば
よく、フリップ・フロップ（４８）及び（５０）の２重
りロフク動作は卓子安定入力状態にならないように保護
し、事象指示をシステム・クロックに同期させる作用を
する。

第６図は、第１図のトリガ同期回路（２８）の例を示す
ブロック図である。このトリガ同期回路（２８）は、第
１図の被トリガ装置ＱＩへのトリガ信号を発生するため
に、Ｄ型フリップ・フロップ（６０）　、　（６２）　
。

（６６）、透明なく入力信号をそのまま出力端に伝える
）ラッチ（６１）、スイッチ（７４）及び駆動増幅器（
６４）を具えている。第１図のＰＬＤ　（２６）からの
ＴＲＧ信号は、フリップ・フロシブ（６６）のＤ入力端
を駆動し、システム・クロック信号が端子Ｔにおいてこ
のフリップ・フロップをクロックする。フリップ・フロ
ップ（６６）のＱ出力を透明ラッチ（６１）のＤ入力端
に接続する。一方、第１図の制御器（３４）からの制御
ライン（３９）のプログラム＊信号がラッチ（６１）の
Ｇ入力端を制御する。透明ランチ（６１）は、Ｇ入力が
高のときＤ入力端の信号の状態をＱ出力端に転送し、Ｇ
入力端が低になるとＱ出力端の状態を凍結する。したが
って、システムの再プログラム動作期間中プログラム＊
信号が低に駆動されると、ＴＲＧ信号はランチ（６１）
のＱ出力に全く影客しないのでトリガ信号の状態が固定
される。制御器（３４）からの非同期信号はスイッチ（
７４）の切替え状態を制御し、スイッチ（７４）の切替
制御人力として供給される非同期信号が制御線（３７）
に出力されると、スイッチ（７４）はラッチ（６１）の
Ｑ出力端を増幅器（６４）の入力端に接続する。よって
、第１図の被トリガ装置０ωが非同期で動作するもので
ある場合、非同期線（３７）に出力が現われ、ラッチ（
６１）のＱ出力端に現われた信号は、直ちに増幅器（６
４）の入力端に送られ増幅器（６４）のトリガ信号出力
を開始させる。

ラッチ（６１）のＱ出力端をフリップ・フロップ（６０
）の反転リセット入力端Ｒに接続し、フリップ・フリッ
プ（６０）のＤ入力端を論理「１」のレベル源に接ぎ、
フリップ・フリップ（６０）のＴ（クロック）入力端を
被トリガ装置α〔からのＣＬＫ信号により制御する。フ
リップ・フロ７プ（６０）のＱ出力はフリップ・フリッ
プ（６２）のＤ入力を駆動し、一方、破トリガ装置ＱＩ
からのＣＩ、Ｘ信号はフリップ・フリップ（６２）のＴ
入力端を制御する。制御線（３７）の非同期信号が出力
されず、第１図の被トリガ装置αＣが同期して動作する
ものであるとき、スイッチ（７４）はフリップ・フロッ
プ（６２）のＱ出力端を増幅器（６４）の入力端に接続
する。

増幅器（６４）のトリガ信号出力が低（すなわち、アク
ティブ低）になると、このトリガ信号は通常、被トリガ
装置をトリガしようとする。トリガの同期モードを用い
た際、フリップ・フロップ（６６）からのＱ出力信号が
高である間、フリップ・フロップ（６０）及び（６２）
のＱ出力を高に維持し、スイッチ（７４）の出力を高に
維持し、トリガ信号を高に維持する。システム・クロッ
ク信号の立上がり縁において、フリップ・フリップ（６
６）のＱ出力信号が低になって、ＰＬＤ　（２６）がト
リガ信号を低に駆動したことを示すと、フリ、ブ・フロ
ップ（６０）は直ちにリセットし、そのＱ出力を低にす
る。フリップ・フロップ（６２）は、装ｆｆｔｌｌから
のＣＬにパルスの次の立上がり縁でリセットし、そのＱ
出力及びスイッチ（７４）の出力を低にして、増幅器（
６４）にアクティブ低のトリガ信号を被トリガ装置αω
に転送させる。

フリップ・フロップ（６０）の反転リセット入力端Ｒに
供給されるフリップ・フロップ（６６）のＱ出力が低に
維持される間、トリガ同期回路（２８）は、被トリガ装
置ＣＩｃＩへの低トリガ信号を発生し続ける。フリップ
・フロップ（６６）からのＱ出力信号が高状態に戻った
後の次のＣＩＪパルスの立上がり縁で、フリップ・フロ
ップ（６０）はセットする。そして、次のＣＬＫパルス
の立上がり縁でフリップ・フロップ（６２）がセントし
、フリップ・フロップ（６２）のＱ出力が高になり、ス
イッチ（７４）の出力が高になるので、駆動増幅器（６
４）が発生するトリガ信号はオフ（高）になる。したが
って、トリガ同期回路（２８）は、制御ライン（３７）
の非同期信号が低に維持されるとき、この被トリガ装置
０１へのトリガ信号の開始及び終了を被トリガ装置ａω
からのＣＬＫパルスに同期させる。よって、システムが
プログラム・モードでないとき、ランチ（６１）のイネ
ーブル端子Ｇが論理「１」に維持されるので、ランチ（
６１）はフリップ・フリップ（６６）のＱ出力をラッチ
（６１）のＱ出力端に出力する。プログラム動作期間中
、ランチ（６１）の入力端子Ｇが低に維持されるので、
そのＱ出力は固定される。

第７図は、第１図の典型的なバス・ドライバ（２７）の
詳細を示す、オア・ゲー１−　（７２）を介して、イネ
ーブル回路（２２）の出力をバッファ（７０）の入力端
に供給する。インバータ（７１）が反転したクロック信
号が、オア・ゲー）　（７２）の他の入力端を制御する
。クロック信号（４）及びインバータ（７６）が反転し
たイネーブル回路（２２）の出力を入力としてアンド・
ゲート（７８）に供給する。アンド・ゲート（７８）の
出力及びインバータ（７１）の出力は、オア・ゲー）　
（７３）の入力を駆動し、オア・ゲート（７３）の出力
がバッファ（７０）へのイネーブル入力を制御する。

クロック信号が低のとき、インバータ（７１）及びオア
・ゲート（７３）を介したクロック信号がバッファ（７
０）をイネーブルする。インバータ（７１）の高出力が
オア・ゲート（７２）の出力を高に駆動し、それに応じ
て、バッファ（７０）がＩＦＢラインを高に駆動する。

その後、クロック信号が高になったとき、イネーブル回
路（２２）の出力が低であると、オア・ゲー　ト（７３
）を介してバッファ（７０）をイネーブルするために、
アンド・ゲート（７８）の出力は高になる。

オア・ゲート（７２）への両人力が低なので、バッファ
（７０）への入力は低に駆動され、このバッファ（７０
）は［ＦＢラインを低論理レベルにする。一方、クロッ
ク信号が高になったとき、イネーブル回路（２２）の出
力が高になると、バッファ（７０）はイネーブルされず
、ＩＦＢラインを低にしない。

本発明のトリガ装置は、後述のようにプログラマブル論
理の３つの分配レベル（段階）を有し、被トリガ装置Ｏ
１をトリガするため、事象の種々の組合せをイネーブル
する。プログラマブル論理の各レベルは、複数の２進入
力信号をシステム・クロックに同期させて１つ以上の２
進出力を発生し、この各出力の状態が入力信号状態の選
択した組合せで決まるように設計する。一般に、プログ
ラマブル論理の各レベルは、同期回路、バス・ドライバ
又は信号検出器のグループ、イネーブル回路、ナンド又
はアンド・ゲートのグループ、及び付加的なイネーブル
回路を含んでいる。各同期回路、バス・ドライバ又は信
号検出器は、入力信号をシステム・クロック信号に同期
させる。グループの各イネーブル回路は、１つの同期し
た入力信号を受け、入力信号と同一もしくは反転した論
理レベルとなるか又は入力信号の状態に関係な（連続的
に高又は低に維持されるようにプログラムできる出力信
号を発生する。イネーブル回路のグループの出力をナン
ド又はアンド・ゲートと論理的に結合し、このナンド又
はアンド・ゲートの出力を付加的イネーブル回路に人力
として供給する。この付加的イネーブル回路は、その出
力が連続的に高又は低になるか、ナンド又はアンド・ゲ
ート出力信号に追従するか反転するように、プログラム
できる。この配置において、プログラマブル論理の各レ
ベルは、入力信号状態の任意所望のパターンを検出した
際に、高又は低状態のいずれかの出力信号を発生するよ
うプログラムできるか、又は、入力信号状態に関係なく
連続的に高又は低の出力信号を発生するようにプログラ
ムできる。

第８図は、プログラム能力の３つのレベルをブロック図
で示す。プログラム能力の第ルベル（レベル１）は、各
モジュールにおける事象同期回路ａＳ、ＰＬＤ　０１及
びイネーブル回路（２２）を具えている。各ＰＩ、Ｉ）
　ｆｉｌは、１組６個のイネーブル回路（２１）を１４
組含んでおり、１組ずつＩＦＢの各ライン及びナンド・
ゲート（４４）に対応している。第８図に、バス・ライ
ンＩＦＢ　Ｏに関連したイネーブル回路（２１）の１組
を示す。イネーブル回路（２１）の各組は、同期回路θ
ｅから６つまでの同期した事象信号を受け、イネーブル
回路（２１）の６つの出力をナンド・ゲー）　（４４）
に入力として供給する。ナンド・ゲー）　（４４）の出
力をイネーブル回路（２２）の入力端に供給し、このイ
ネーブル回路（２２）はプログラマブル論理の第ルベル
用の出力信号を発生する。

よって、プログラム能力の第ルベルは、入力事象指示信
号状態の任意所望の組合せに応じて出力信号を高又は低
に駆動でき、また入力事象の状態に関係なく連続的に高
又は低に駆動できる。

便宜上、プログラム能力の第２レベルの説明は、プログ
ラム能力の第３レベルの説明の後に行なう。

プログラム能力の第３レベル（レベル３）は、システム
内の総ての信号検出器（２９）及び総てのＰＬＤ（２６
）を含んでいる。各ＰＬＤ　（２６）は、各々が１つの
信号検出器（２９）の出力を入力として受ける１４個１
組のイネーブル回路（２３）と、イネーブル回路（２３
）の出力を受けるナンド・ゲート（４５）と、このナン
ド・ゲート（４５）の出力を受けると共にＴＲＧ信号を
発生するＸＮＯＲゲー）　（２５）とを含んでいる。ま
た、破線で示すように、他のナンド・ゲート（４７）を
ナンド・ゲー）　（４５）の出力端とＸＮＯＲゲート（
２５）の入力端間に挿入してナンド・ゲー）　（４７）
及びＸＮＯＲゲ−ト（２５）が完全なイネーブル回路（
出力を反転する）を構成するようにしてもよい。適切な
位置に設けたナンド・ゲー）　（４”ｆ）により、ＰＬ
Ｉ）　（２６）は、ラインＩＦＢ　Ｏ〜１３の状態の任
意の組合せで決まる状態のＴＲＧ信号を発生したり、又
は（ナンド・ゲ−）　（４７）へのイネーブル信号を低
に維持して）ＩＦＢラインの状態に関係なく連続的に高
又は低状態のＴＲＧ信号を発生したりすることができる
。しかし、これは、ナンド・ゲート（４７）を付加する
ことな（イネーブル回路（２３）へのすべてのイネーブ
ル信号入力を出力しない場合に行なえることである。し
たがって、第４図の好適な例では、プログラムの柔軟性
を損うことなく、ナンド・ゲート（４７）をＰＬＯ（２
６）から省略している。

プログラム能力の第２レベル（レベル２）は、レベル１
の全出力（すなわち、総てのイネーブル回路（２２）の
出力）を入力とし、レベル３の全入力（すなわち、ＩＦ
Ｂ（２４）のビット・パターン）を出力として発生する
ものである。レベル２の各出力は、幾つかのレベル１出
力の選択した組合せにより決定される状態であったり、
又は連続的に高又は低に維持されたりする。バス・ドラ
イバ（２７）は、レベル２の入力をシステム・クロック
信号の立上がり縁に同期させる。或いは、各々が１つの
バス・ドライバ（２７）の出力を受ける１組のイネーブ
ル回路（８４）　（第８図に点線で示す）を設けてもよ
い。

イネーブル回路（８４）の出力をアンド・ゲート（８８
）（点線で示す）の入力端に与え、このアンド・ゲー　
ト（８８）の出力端をイネーブル回路（９０）　（点線
で示す）の入力端に接続する。イネーブル回路（９０）
の出力は、ＩＦＢラインの１つ（第８図の例の場合ＩＦ
ＢＯ）を駆動する。よって、プログラム能力の第２１／
　ヘ／Ｌ／　ハ、事象論理ユニット（３０）からのレベ
ル１出力状態の任意の組合せに応じてＩＦＢラインの任
意の１つの状態を設定したり、又はモジュール（３０）
の出力状態に関係なく　ＩＦＢラインを連続的に高又は
低に設定したりすることができる。

しかし、各レベル１イネーブル回路（２２）はバス・ド
ライバ（２７）を介してレベル２イネーブル回路（８４
）と直列に接続されているので、イネーブル回路（８４
）をバイパスしてもプログラムの柔軟性は損われない。

それは、ナンド・ゲート（４４）の出力に応じて、アン
ド・ゲート（８８）への任意所望の入力を発生するよう
にイネーブル回路（２２）をプログラムできるからであ
る。同様な理由により、イネーブル回路（９０）は信号
検出器（２９）を介してレベル３イネーブル回路（２３
）と直列に動作するので、プログラムの柔軟性を損うこ
となくイネーブル回路（９０）を除去できる。第１図の
好適な実施例では、またアンド・ゲート（８８）を除去
している。これは、幾つかのバス・ドライバ（２７）の
出力を直接ＩＦＢラインに接続して、これらの出力の「
ハードワイヤーｆ」＜固定結線による）アンドを設ける
ことができるからである。よって、トリガ信号に関係す
る事象において付加的な柔軟性を与えるという意味でレ
ベル２のプログラム能力は本発明の好適実施例において
も存在し、本発明の好適な実施例では、イネーブル回路
（２２）及び（２３）を適切にプログラミングしイネー
ブル回路（８４）及び（９０）をなくし、ＩＦＢバス・
ラインへバス・ドライバ（２７）の出力をハードワイヤ
ーのアンドとしてアンド・ゲート（８８）をなくすこと
により、付加的なハードウェアを用いずにプログラム能
力の第２レベルを与えている。

上記分配されたプログラマブル論理の３つのレベルによ
り、一般にＩＦＢ　（２４）のライン数で決まる限度内
で、事象の多くの可能な組合せの発生に応じて多くの被
トリガ装買αｌを独立にトリガするように、柔軟性をも
って装置をプログラムすることができる。ＩＦＢ　（２
４）のライン数が増えると、ｒＦＢ（２４）が転送でき
る識別可能なビット・パターンの数も増え、より多くの
装置を同時に独立してトリガできる。

本発明の他の実施例においては、独立したイネーブル回
路（２２）及びバス・ドライバ（２７）を介して各事象
同期回路０６１の出力をＩＦＢに結合することにより、
レベルｌのプログラムを省略してもよいことに留意され
たい。同様に、信号検出器（２９）の出力端を直接トリ
ガ同期回路（２８）の入力端に接続して、レベル３を省
略してもよい。いずれの場合も、事象検出器（ロ）から
の信号の多くの選択可能な組合せで、被トリガ装ＷＣＧ
をトリガできる。しかし、レベルｌ及び３のプログラミ
ングを含めることにより、ＩＦＢ（２４）の使用効率が
高まると共に、種々の事象組合せの発生により同時にト
リガできるという本発明の柔軟性が高まる。

第１．第６及び第８図より、本発明のトリガ装置内に設
けられた同期回路、バス・ドライバ及び信号検出器によ
り、本装置が「パイプライン」型式でデータ処理を行な
えることが判る。事象同期回路Ｏｅは、システム・クロ
ック信号の立下がり縁で、事象指示信号をＰＬＤ　Ｑｌ
に供給する。第１論理レベルを構成するＰＬＤ　Ｑ団及
びイネーブル回路（２２）は、パイプラインの第１「段
」も構成するが、事象指示信号がエンコードされる一方
、システム・クロ、りは低であり、入力としてバス・ド
ライバ（２７）に供給される。システム・クロック信号
の次の立上がり縁にて、バス・ドライバ（２７）は、エ
ンコードされた事象信号をＩＦＢ　（２４）　　（パイ
プラインの第２段）に転送する。このＩＦＢ　（２４）
は、同じＩＦＢラインに接続された総てのバス・ドライ
バ（２７）の出力信号を論理的にアンドし、クロック信
号が高の期間中、その結果を信号検出器（２９）に出力
する。

システム・クロック信号の次の立下がり縁により、信号
検出器（２９）はＩＦＢ（２４）上を伝送される信号を
蓄積し、ＰＬＯ（２６）　（パイプラインの第３段）に
進める。クロック信号が低の期間中、ＰＬＯ（２６）は
信号検出器（２９）から受けたデータをデコードし、そ
の結果のＴＲＧ信号を第６図のフリップ・フロップ（６
６）の入力として供給する。システム・クロック信号の
次の立上がり縁にて、フリップ・フロップ（６６）は、
ＴＲＧ信号をトリガ同期回路（２８）内の論理回路（パ
イプラインの第４段）に供給する。この論理回路は、そ
の後、被トリガ装置からのＣＩＪ信号に非同期又は同期
して、トリガ信号状態を設定する。よって、システム・
クロック信号に同期した配分論理の４段により、事象デ
ータが「パイプライン」されたことが判る。このパイプ
ラインにより、本装置は、高速で事象を検出し、応答す
ることができる。これは、１組以上の連続事象指示信号
を、任意の時点にパイプラインで処理できるからである
。

第１図の信号検出１ＷＫ（２９）及び第６図のフリップ
フロップ（６６）を削除できるが、これはシステム・ク
ロック信号が動作できる周波数を下げるので、本装置が
事象を゛検出でき、応答できる速度を低くする。信号検
出器（２９）及びフリップフロップ（６６）を除去する
ことにより、システム・クロック信号の立上がり縁でバ
ス・ドライバ（２７）が発生した信号を、単一のシステ
ム・クロック信号サイクル朋間中、ＩＦＢ（２４）　、
ＰＬＤ（２６）及びトリガ同期回路（２８）による総て
の方法で処理しなければならない。

よって、新たな入力事象指示信号の処理が開始する前に
、本装置が入力事象指示信号が完全に処理されるのを確
実にするために、システム・クロック信号の周期は充分
に長くしなければならない。

事象検出器（１４）が発生した事象指示信号を、事象同
期信号（１６）がたまに「サンプル」するので、事象発
生に対するシステム応答時間が短縮し、事象の短時間の
パターンを識別する本装置の能力も減少する。しかし、
本発明の多段「パイプライン」システムにおいて、シス
テム・クロック信号の周期は、パイプラインの「最短の
」段であるＩＦＢ　（２４）を信号が伝搬するのに要す
る時間よりも長くなるようにする必要がある。

本発明の好適な実施例について図示し説明したが、本発
明の要旨を逸脱することなく種々の変形及び変更が可能
である。例えば、本発明の好適な実施例では１４木のラ
インのＩＦＢ（２４）を用いたが、他の実施例は異なる
数のＩＦＢラインを用いてもよい。同様に、事象信号を
６つのグループ内の各ＰＬＤ（１８）に供給したが、異
なる大きさのグループも可能である。

〔発明の効果］ 上述の如く、本発明によれば、バス・ドライバ（２７）
を用いることにより本装置の動作周波数が一層改善され
る。これらバス・ドライバ（２７）は、例えば、オープ
ン・コレクタのオア　ゲート及び受動プル・アップ抵抗
器を用いた装置における信号伝搬時間に比較して、信号
がＩＦＢ（２４）を伝搬するのに要する時間を短縮でき
る。ＩＦＢラインには容量が存在するので、このライン
上の電圧を高論理レベルに駆動するために、この容量を
充電しなければならない。また、オープン・コレクタ装
置内の受動プル・アップ抵抗器が供給する充電電流は、
一般には、バス容量を惣連に充電するには充分でない。

よって、バス・ドライバ（２７）の代わりにオーブン・
コレクタ・オア・ゲート及びプル・アップ抵抗器を用い
た装置において、オーブン・コレクタ・オア・ゲートの
出力が高になった時点から、ＰＬＤ　（２６）がＩＦＢ
（２４）のライン上の信号論理状態にその結果の変化を
検出する時点の間に、比較的長い遅延がある。しかし、
本発明では、バス・ドライバ（２７）がＩＦＢ　（２４
）　ラインを高に駆動する能動素子を用いているので、
比較的大きな充電電流をバスに供給でき、バス容量を充
電することによる信号伝搬遅延時間を大幅に短縮できる
。よって、多レベルプログラム能力、多段パイプライン
、及びバス容量充電時間を最短にするための相互接続バ
ス・ラインの能動駆動の組合せにより、別々のコンポー
ネント・モジュール内に配置された事象検出器及び被ト
リガ装置をインターフェースするのに必要な配線量を最
小にするトリガ装置が得られると共に、事象検出の高分
解能と、事象の変化に対する高速トリガ応答が可能にな
る。

本発明の好適な実施例において、別々の装置モジニール
を共通メインフレームに設け、これらモジュールを相互
接続するバック・ブレーン配線として中間機能バスを設
けている。高周波動作が必要なとき、別々の装置モジュ
ールを相互接続するのに利用できる中間機能バス（２４
）の最大長が制限されるので、多フレーム・システムの
各メインフレーム内に別々のインターフェース・バスを
含んだ別々のトリガ装置を設けると共に、各メインフレ
ームからの１組のトリガ信号出力を他のメインフレーム
に事象信号人力として供給することが通常は好ましい、
単方向性トリガ信号は、相方向性ＩＦＢバス信号よりも
長い距離の伝送に一層適している。また、メインフレー
ムの各トリガ信号出力は、このメインフレームへの事象
入力の任ｇの選択した組合せを表わせるので、ＩＦＢバ
スをエンコードして、メインフレーム内のモジエール間
でトリガ情報を効率的に伝送するのと同じ方法で、他の
メインフレームに伝送されるトリガ信号のグループをエ
ンコードして、メインフレーム間でトリガ情報を効率的
に伝送できる。よって、本発明は、単一メインフレーム
内のモジュール間と共に、メインフレーム間で、事象情
報を効率的に通信するのに非常に適している。

【図面の簡単な説明】

第１図は本発明の好適な実施例を示すブロック図、第２
図は第１図のイネーブル回路の例を示すブロック図、第
３図は第１図のプログラマブル論理装置（エンコード手
段）の例を示すブロック図、第４図は第１図のプログラ
マブル論理装置（デコード手段）の例を示すブロック図
、第５図は第１図の事象同期回路の例を示すブロック図
、第６図は第１図のトリガ同期回路の例を示すブロック
図、第７図は第１図のバス・ドライバのブロック図、第
８図は本発明のプログラム能力のレベルを示すブロック
図である。 図において、（１４）は事象検出手段、（２４）は複数
の導体、（２７）はバス・ドライバ、（３０）はエンコ
ード手段、（３２）はデコード手段である。

Claims (1)

1. 【特許請求の範囲】 １、各状態が対応する各事象の発生を示す１組の事象指
   示信号に応答してトリガ信号を発生するトリガ装置であ
   って、 上記事象指示信号をエンコードして事象エンコード信号
   を発生するエンコード手段と、 複数の導体を有するバスとを具え、 上記エンコード手段は、上記事象エンコード信号の各々
   を上記複数の導体の各々にバス信号として供給する複数
   のバス・ドライバを有し、 該バス・ドライバの各々は、システム・クロックが一方
   の状態のとき、上記対応する導体が伝送する上記バス信
   号を一方の状態に駆動し、上記システム・クロック信号
   が他方の状態で、且つ上記事象エンコード信号が特定状
   態のとき、上記対応する導体で伝送される上記バス信号
   を他方の状態に駆動することを特徴とするトリガ装置。 ２、上記バス信号の所定パターンを上記導体から検出し
   て上記トリガ信号を発生するデコード手段を更に具えた
   請求項１記載のトリガ装置。