JPS6327174A - Synchronism detection circuit - Google Patents
Synchronism detection circuitInfo
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- JPS6327174A JPS6327174A JP61170637A JP17063786A JPS6327174A JP S6327174 A JPS6327174 A JP S6327174A JP 61170637 A JP61170637 A JP 61170637A JP 17063786 A JP17063786 A JP 17063786A JP S6327174 A JPS6327174 A JP S6327174A
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、テレビジョン信号中の垂直同期信号の状態を
検出する同期検出回路に関するもので、特に水平ＡＦＣ
回路の感度切換えを行なうのに適した信号を作成する同
期検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to a synchronization detection circuit that detects the state of a vertical synchronization signal in a television signal, and particularly relates to a synchronization detection circuit for detecting the state of a vertical synchronization signal in a television signal.
This invention relates to a synchronization detection circuit that creates a signal suitable for switching the sensitivity of a circuit.
（ロ）従来の技術
テレビジョン受像機において、放送局から到来する垂直
同期信号が所定周波数であるか否かの検出を行なう同期
検出回路が実開昭６０−９８９７１号公報に記載されて
いる。(B) Prior Art In a television receiver, a synchronization detection circuit for detecting whether a vertical synchronization signal arriving from a broadcasting station has a predetermined frequency is described in Japanese Utility Model Application Publication No. 60-98971.
第２図は前記同期検出回路を示す回路図で、入力端子（
１）からの映像信号は、同期分離回路（２）にて同期分
離される。同期分離された水平同期信号は、ＡＦＣ回路
（３）に印加される。ＡＦＣ回路（３）には水平偏向回
路（４）からフライバックパルスが帰還されている為、
前記水平同期信号と前記フライバックパルスとが位相比
較され、その差がＡＦＣ回路（３）の出力に得られ、Ｖ
ＣＯ（電圧制御発振回路）（５）の発振周波数が制御さ
れる。水平分周回路（６）は、前記Ｖ ＣＯ（５）の出
力信号を分周し、ｒＨ（水平同期信号周波数）の信号を
水平偏向回路（４）に水平駆動パルスとして印加し、又
、２ｆ’）ｌの信号をＤ−ＦＦ（Ｄ型フリップフロップ
回路）（７）のクロック端子Ｃ及び垂直分周回路（８）
のクロック端子Ｃにクロック信号として印加する。FIG. 2 is a circuit diagram showing the synchronization detection circuit, and shows the input terminal (
The video signal from 1) is synchronously separated in a synchronous separation circuit (2). The synchronously separated horizontal synchronizing signal is applied to an AFC circuit (3). Since the flyback pulse is fed back from the horizontal deflection circuit (4) to the AFC circuit (3),
The horizontal synchronization signal and the flyback pulse are phase-compared, and the difference is obtained as the output of the AFC circuit (3), and the V
The oscillation frequency of the CO (voltage controlled oscillation circuit) (5) is controlled. The horizontal frequency dividing circuit (6) frequency-divides the output signal of the VCO (5) and applies a signal of rH (horizontal synchronizing signal frequency) to the horizontal deflection circuit (4) as a horizontal drive pulse. ') l signal to clock terminal C of D-FF (D type flip-flop circuit) (7) and vertical frequency divider circuit (8)
is applied as a clock signal to clock terminal C of .
一方、同期分離された垂直同期信号はアンドゲート（９
）に印加芒れる。アンドゲート（９）には垂直分周回路
（８）から２２４Ｈ（Ｈ：水平同期信号の１周期）から
２９６Ｈの間「Ｈ」レベルとなるゲート信号がＲ−３Ｆ
Ｆ（Ｒ−３型フリップフロップ回路） （１０）を介し
て印加されている。そこで、前記垂直同期信号がアンド
ゲート＜９）を通過出来る場合（同期状態）、前記垂直
同期信号はオアゲートク１１）を介してＤ−ＦＦ（７）
のＤ端子に印加され、クロック端子Ｃに印加されている
２ｆＨのクロック信号に応じてＱ出力に転送され、垂直
分周回路（８）のリセットパルスとなる。On the other hand, the synchronously separated vertical synchronizing signal is an AND gate (9
) can be applied. The AND gate (9) receives a gate signal R-3F from the vertical frequency divider circuit (8) that is at the "H" level from 224H (H: one period of the horizontal synchronization signal) to 296H.
It is applied via F (R-3 type flip-flop circuit) (10). Therefore, when the vertical synchronization signal can pass through the AND gate <9) (synchronized state), the vertical synchronization signal passes through the D-FF (7) via the OR gate (11).
It is applied to the D terminal of , and is transferred to the Q output in accordance with the 2fH clock signal applied to the clock terminal C, and becomes a reset pulse for the vertical frequency divider circuit (8).
又、前記垂直同期信号がアンドゲート（９〉を通過出来
ない場合（非同期状態）、垂直分周回路（８）は自己リ
セット動作となり、２９６Ｈから１Ｈ」レベルになる分
周出力信号をオアゲート（１１）を介してＤ−ＦＦ（７
）のＤ端子に印加する。そのため、Ｄ−ＦＦ（７）のＱ
出力から前記分周出力信号に応じたリセットパルスが発
生する。In addition, when the vertical synchronization signal cannot pass through the AND gate (9) (asynchronous state), the vertical frequency divider circuit (8) becomes a self-resetting operation, and the frequency divided output signal from 296H to 1H'' level is passed through the OR gate (11). ) via D-FF (7
) is applied to the D terminal. Therefore, the Q of D-FF(7)
A reset pulse corresponding to the frequency-divided output signal is generated from the output.
従って、垂直分周回路（８〉は同期状態では外部から到
来する垂直同期信号に応じた垂直駆動パルスを垂直偏向
回路（１２）に印加し、非同期状態では自己リセットに
よる分周出力信号に応じた垂直駆動パルスを垂直偏向回
路（１２）に印加する。Therefore, in the synchronous state, the vertical frequency divider circuit (8) applies a vertical drive pulse to the vertical deflection circuit (12) according to the vertical synchronization signal arriving from the outside, and in the asynchronous state, it applies a vertical drive pulse according to the frequency-divided output signal by self-resetting. A vertical drive pulse is applied to the vertical deflection circuit (12).
さて、Ｒ−Ｓ Ｆ Ｆ （１３）（７）−ｔ＝ ット入
力Ｓは、垂直分周回路り８）の２９６Ｈ目に発生する分
周出力信号が発生する端子に接続され、リセット人力Ｒ
・は、アンドゲート（９）の出力端子に接読されている
。その為、同期状態においてはＲ−Ｓ Ｆ Ｆ（１３）
がリセットされ、そのＱ出力がｒ Ｌ 」レベルになり
、非同期状態においてはＲ−Ｓ Ｆ Ｆ（１３）がセッ
トされ、そのＱ出力が「Ｈ」レベルになる。Now, R-S F F (13) (7)-t= The reset input S is connected to the terminal where the frequency division output signal generated at the 296th H of the vertical frequency divider circuit 8) is generated, and the reset input signal R
. is read directly to the output terminal of the AND gate (9). Therefore, in the synchronous state, R-S F F (13)
is reset and its Q output becomes r L '' level, and in the asynchronous state, R-S F F (13) is set and its Q output becomes ``H'' level.
従って、Ｒ−Ｓ Ｆ Ｆ（１３）により同期・非同期の
判別を行なうことが出来る。Therefore, it is possible to determine whether the data is synchronous or asynchronous using R-SFF(13).
その為、例えばＲ−ＳＦＦ（１３）のＱ出力をＡＦＣ回
路（３）に印加すれば同期ＡＦＣ回路の感度切換えを行
なうことができる。その場合、同期状態と判別されたな
らば、ＡＦＣ回路（３）の制御電流を減らず（ＡＦＣフ
ィルタ（図示せず）の抵抗値を小さくしても良い）こと
によって、前記同期ＡＦＣ回路（３）の制御感度が低下
し、弱電界時の耐ノイズ性が強くなる。又、非同期状態
と判別されたならば、ＡＦＣ回路の制御電流を上昇きせ
、かつＡＦＣフィルタの抵抗値を大きくすれば良い。Therefore, for example, by applying the Q output of the R-SFF (13) to the AFC circuit (3), the sensitivity of the synchronous AFC circuit can be switched. In that case, if the synchronous state is determined, the control current of the AFC circuit (3) is not reduced (the resistance value of the AFC filter (not shown) may be decreased), so that the synchronous AFC circuit (3) is not reduced. ) control sensitivity decreases, and noise resistance in weak electric fields increases. Furthermore, if it is determined that the asynchronous state is present, the control current of the AFC circuit may be increased and the resistance value of the AFC filter may be increased.
そうすることによって、前記同期ＡＦＣ回路の制御感度
が上昇し、ＡＦＣループの応答時間が短くなり、水平同
期信号の同期引込み時間が短くなる。By doing so, the control sensitivity of the synchronous AFC circuit is increased, the response time of the AFC loop is shortened, and the synchronization pull-in time of the horizontal synchronization signal is shortened.
（ハ）発明が解決しようとする問題点
しかしながら第２図の回路において、無信号状態では、
アンドゲート（９）の出力が「Ｌ 、レベルとなり、垂
直カウントダウン回路＜８）の２９６Ｈ目に発生する分
周出力信号によって、Ｒ−３ＦＦ（１３）がセットされ
るので、そのＱ出力がｒＨ」レベルとなり、非同期状態
と判別されてしまう。そのため、前記Ｑ出力を同期ＡＦ
Ｃ回路の感度切換えの為に用いると、無信号状態で前記
同期ＡＦＣ回路の制御感度が上昇してしまい、同期分離
回路（２）の出力信号のノイズにより■ＣＯの発振周波
数が変動し、例えば、発振周波数が低くなると、水平分
周回路（６）の周期が長くなり水平出力用のトランジス
タに流れる電流が増加し、発熱量が増加したり、フライ
バックトランスから異常音が発生したり又、フライバッ
クパルスの波高値が増加し、ブラウン管のアノード電圧
が上昇して、Ｘ線の放射が生じたりする問題があった。(c) Problems to be solved by the invention However, in the circuit shown in Fig. 2, in a no-signal state,
The output of the AND gate (9) becomes "L" level, and the R-3FF (13) is set by the divided output signal generated at the 296th H of the vertical countdown circuit <8), so its Q output becomes rH. level, and it is determined that the state is out of sync. Therefore, the Q output is synchronized with AF.
If used to switch the sensitivity of the C circuit, the control sensitivity of the synchronous AFC circuit will increase in a no-signal state, and the oscillation frequency of ■CO will fluctuate due to the noise of the output signal of the synchronous separation circuit (2), for example. When the oscillation frequency becomes lower, the period of the horizontal frequency divider circuit (6) becomes longer, the current flowing to the horizontal output transistor increases, the amount of heat generated increases, abnormal noise is generated from the flyback transformer, etc. There is a problem in that the peak value of the flyback pulse increases, the anode voltage of the cathode ray tube increases, and X-ray radiation occurs.
く功問題点を解決するための手段
本発明は、上述の点に鑑み成されたもので、映像信号中
の垂直同期信号を分離する垂直同期分隔回路と、前記垂
直同期信号が印加され前記映像信号が、標準信号である
か非標準信号であるかを判別する垂直カウントダウン回
路と、前記垂直同期信号の有無を検出する検出回路と、
前記垂直カウントダウン回路の判別信号と前記検出回路
の検出信号との論理和をとるオアゲートとから成ること
を特徴とする。The present invention has been made in view of the above-mentioned points, and includes a vertical synchronization dividing circuit that separates a vertical synchronization signal in a video signal, and a vertical synchronization dividing circuit that separates a vertical synchronization signal in a video signal. a vertical countdown circuit that determines whether a signal is a standard signal or a non-standard signal; a detection circuit that detects the presence or absence of the vertical synchronization signal;
It is characterized by comprising an OR gate that calculates the logical sum of the discrimination signal of the vertical countdown circuit and the detection signal of the detection circuit.
（ホ）作用
本発明に依れば、映像信号中の垂直同期信号が標酵信号
モあるか非標準信号であるかの判別を行なうとともに、
外部から到来する垂直同期信号の有無の確認を行なって
いるので、無信号状態を標準信号を受信している状態と
同等に取り扱うことカ出来る。従って、判別結果に応じ
てＡＦＣループの制御を行なえば、無信号状態において
も前記ＡＦＣループの検出感度を低下させることが出来
る。(E) Function According to the present invention, it is determined whether the vertical synchronizing signal in the video signal is a fermentation signal or a non-standard signal, and
Since the presence or absence of a vertical synchronization signal arriving from the outside is checked, a no-signal state can be treated in the same way as a state in which a standard signal is being received. Therefore, if the AFC loop is controlled according to the determination result, the detection sensitivity of the AFC loop can be lowered even in a no-signal state.
くへ）実施例
第１図は、本発明の一実施例を示す回路図で、（１４）
は１０段のＴ−ＦＦ（ＦＦ：フリップフロツブ回路）と
デコーダから構成される垂直カウントダウン回路。該垂
直カウントダウン回路（１４）は水平分周回路（６）か
ら供給される２ｆ、の信号をクロック信号として、前記
１０段のＴ−ＦＦで分周し、その各々の分周出力をデコ
ードし、出力するもので、端子（１５）には同期分離回
路（２〉からの垂直同期信号に応じたリセットパルス、
又は垂直カウントダウン回路（１４）が内部で作成する
リセットパルスを発生し、端子（１６）にはリセットさ
れてから４Ｈ〜８Ｈの間ｒＨ」レベル（Ｈ：水平同期信
号の１周期）となる信号を発生する。又、垂直カウント
ダウン回路（１４）は、外部から到来する垂直同期信号
によりリセットされ、計数を開始し２６２゜５Ｈよりも
少し前の所定値を計数すると、疑似垂直同期信号を発生
する様に（図示せず）なっており、前記疑似垂直同期信
号を遅延させた信号と次に到来する垂直同期信号とを位
相比較し、位相が一致すれば２６２．５Ｈ周期でリセッ
ト状態であると判断し、端子（１７）にｒＨ，レベルの
信号を、又位相が一致しなければ２６２．５Ｈ周期以外
でリセット状態であると判断し、端子（１７）に「Ｌ」
レベルの信号を発生する。（１８）は前記垂直同期信号
に応じてセットされ、端子（１６）の出力信号に応じて
リセットされる第１ ＲＳ−Ｆ Ｆ、 （１９）は該第
１Ｒ９−ＦＦ（１８）の回出カと前記リセットパルスと
の論理積をとるアンドゲート、（２ｏ）は前記垂直同期
信号に応じてセットされ、前記アンドゲート（１９）の
出力に応じてリセットされる第２Ｒ３−ＦＦ、及び（２
１）は該第２ ＲＳ −Ｆ Ｆ＜２０）（７）Ｑ出力と
端子（１７）の出力信号との論理和をとるオアゲー１−
１１２２）はオアゲート（２１〉の出方に応じて間欠的
なゲート動作を行なうゲート回路、〈２３）はオアゲー
ト（２１）の出力に応じてＡＦＣ回路（３）の制御感度
を変化させるトランジスタ、（２４）はオアゲート（２
１）の出力に応じて積分効果が変化するローパスフィル
タである。(14) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention.
is a vertical countdown circuit consisting of 10 stages of T-FF (FF: flip-flop circuit) and a decoder. The vertical countdown circuit (14) uses the 2f signal supplied from the horizontal frequency divider circuit (6) as a clock signal, divides the frequency by the 10 stages of T-FF, and decodes each frequency division output, The terminal (15) outputs a reset pulse according to the vertical synchronization signal from the synchronization separation circuit (2>).
Alternatively, the vertical countdown circuit (14) generates a reset pulse internally, and the terminal (16) receives a signal that is at rH'' level (H: one period of the horizontal synchronizing signal) from 4H to 8H after being reset. Occur. In addition, the vertical countdown circuit (14) is reset by a vertical synchronization signal coming from the outside, starts counting, and when it counts a predetermined value slightly before 262°5H, generates a pseudo vertical synchronization signal (see Fig. (not shown), the phase of the signal obtained by delaying the pseudo vertical synchronization signal and the next arriving vertical synchronization signal is compared, and if the phases match, it is determined that it is in the reset state with a period of 262.5H, and the terminal is (17) is rH, level signal, and if the phases do not match, it is determined that the reset state is other than 262.5H period, and "L" is sent to terminal (17).
Generates a level signal. (18) is the first RS-FF that is set according to the vertical synchronization signal and reset according to the output signal of the terminal (16), and (19) is the output counter of the first R9-FF (18). and the reset pulse, an AND gate (2o) is set in response to the vertical synchronization signal, and a second R3-FF is reset in response to the output of the AND gate (19);
1) is an OR game 1- which calculates the logical sum of the second RS-F F<20) (7) Q output and the output signal of the terminal (17).
1122) is a gate circuit that performs intermittent gate operation according to the output of the OR gate (21), <23) is a transistor that changes the control sensitivity of the AFC circuit (3) according to the output of the OR gate (21), 24) is or gate (2
1) This is a low-pass filter whose integral effect changes depending on the output.
尚、第１図において、第２図と同一の回路素子について
は同一の符号を付し、その説明を省略する。又、ＮＴＳ
Ｃ方式の場合、放送局からの垂直同期信号や、ビデオテ
ープレコーダの通常再生時の垂直同期信号の周期は２６
２．５Ｈであり、前記ビデオテープレコーダの特殊再生
時（倍速再生、静止画像再生）や、パーソナルコンピュ
ータ等の外部機器からの垂直同期信号は種々な原因によ
り、その垂直同期信号の周期が変動する。そこで、本明
細書中では２６２．５Ｈ周期の垂直同期信号を含む信号
を標準信号、２６２．５Ｈ以外の周期の垂直同期信号を
含む信号を非標準信号と称する。In FIG. 1, circuit elements that are the same as those in FIG. 2 are designated by the same reference numerals, and their explanations will be omitted. Also, NTS
In the case of C system, the period of the vertical synchronization signal from the broadcasting station and the vertical synchronization signal during normal playback of the video tape recorder is 26
2.5H, and the period of the vertical synchronization signal fluctuates due to various causes during special playback of the video tape recorder (double speed playback, still image playback), and the vertical synchronization signal from external equipment such as a personal computer. . Therefore, in this specification, a signal including a vertical synchronizing signal with a period of 262.5H is referred to as a standard signal, and a signal including a vertical synchronizing signal with a period other than 262.5H is referred to as a non-standard signal.
ところで、ＡＦＣ回路（３）は第３図の如き構成となっ
ている。第３図において、端子（２５）には第１図の水
平偏向回路（４）からｆＨの信号が印加され、又端子（
２６）には第１図のゲート回路（２２〉から水平同期信
号が印加される。このため、端子（２７）には両信号の
位相差に応じた制御信号が表われる。検出感度を決めて
いるのはトランジスタ（２８）及び（２９）の共通エミ
ッタ電流であり、トランジスタ（３０）のオンオフによ
って変化する様に構成されている。By the way, the AFC circuit (3) has a configuration as shown in FIG. In FIG. 3, the fH signal is applied to the terminal (25) from the horizontal deflection circuit (4) in FIG.
A horizontal synchronizing signal is applied to 26) from the gate circuit (22> in Fig. 1).Therefore, a control signal corresponding to the phase difference between the two signals appears at the terminal (27).Determine the detection sensitivity. What is present is a common emitter current of the transistors (28) and (29), which is configured to change depending on whether the transistor (30) is turned on or off.
第１図において、標準信号が端子（１）に印加妨れると
、同期分離回路（２〉から２６２．５Ｈ周期の垂直同期
信号が発生する。そして、前記垂直同期信号に応じて垂
直カウントダウン回路（１４）がリセットされ、端子（
１７）にｒＨ」レベルの信号が発生する。そして、オア
ゲート（２１）の出方端の端子（３１）には標準信号を
示す’ Ｈ、レベルの信号が発生する。そして、前記ｒ
Ｈ」レベルの信号がインハーク（３２）を介してゲート
回路（２２）に印加され、ゲート回路＜２２）において
、水平同期信号に対して間欠的なゲート’Ｍ作が行なわ
れる。又、トランジスタ（２３）及び（３３）がオンジ
、ＡＦＣ回路（３）ノ検出感度が低下するとともにロー
パスフィルタ（２４）の抵抗値がノ」飄さくなり、積分
効果が上昇する。その結果、ＡＦＣループの耐ノイズ性
が向上する。In FIG. 1, when the standard signal is not applied to the terminal (1), a vertical synchronization signal with a period of 262.5H is generated from the synchronization separation circuit (2). Then, in response to the vertical synchronization signal, the vertical countdown circuit ( 14) is reset and the terminal (
17), a signal of "rH" level is generated. Then, at the output end terminal (31) of the OR gate (21), a signal of 'H level indicating a standard signal is generated. And the r
An H level signal is applied to the gate circuit (22) via the in-hook (32), and the gate circuit <22) performs intermittent gate 'M' operation on the horizontal synchronizing signal. Furthermore, when the transistors (23) and (33) are turned on, the detection sensitivity of the AFC circuit (3) decreases and the resistance value of the low-pass filter (24) decreases, increasing the integral effect. As a result, the noise resistance of the AFC loop is improved.
次に非標準信号が端子（１）に印加された場合について
説明する。この場合、同期分離回路（２）から２６２．
５Ｈ周期以外の垂直同期信号が垂直カウントダウン回路
（１４）に印加される。そして、前記垂直同期信号が２
６２．５Ｈ周期以外である事が検出されると、端子（１
７）に「Ｌ」レベルの信号が発生する。一方、前記垂直
同期信号に応じてＲ３−Ｆ Ｆ （１８）及び（２０）
はセットされる。Ｒ３−ＦＦ （１８）の口出力は「Ｌ
」レベルとなり、端子（１５）からのリセットパルスは
Ｒ３−ＦＦ（２０）のリセット入力Ｒに印加されない。Next, a case where a non-standard signal is applied to terminal (1) will be explained. In this case, 262.
A vertical synchronization signal other than the 5H period is applied to the vertical countdown circuit (14). Then, the vertical synchronization signal is 2
If a period other than 62.5H is detected, the terminal (1
7), an "L" level signal is generated. On the other hand, R3-F F (18) and (20) according to the vertical synchronization signal
is set. The mouth output of R3-FF (18) is “L
'' level, and the reset pulse from the terminal (15) is not applied to the reset input R of R3-FF (20).
そのため、Ｒ３−ＦＦ（２０）はセット状態を保持し、
「Ｌ」レベルの口出力がオアゲート（２１）に印加され
る。そして、オアゲー）（２１）の入力には、共にｒ
Ｌ 、レベルの信号が印加されるので、その出力端の端
子（３１）には非標準信号を示すｒＬ」レベルの信号が
発生する。Therefore, R3-FF (20) maintains the set state,
An "L" level output is applied to the OR gate (21). And, for the input of (21), both r
Since a signal of level L is applied, a signal of level rL'' indicating a non-standard signal is generated at the output terminal (31).
そして、前記ｒ Ｌ 、レベルの信号が、インバータ（
３２）を介してゲート回路（２２）に印加され、ゲート
回路（２２）において行なわれる間欠的なゲート動作が
停止し、水平同期信号はそのままＡＦＣ回路（３）に印
加される。又、トランジスタ（２３）及び（３３）がオ
フし、ＡＦＣ回路（３）の検出感度が上昇するとともに
ローパスフィルタ（聾）の抵抗値が大きくなり、積分効
果が低下する。その結果、ＡＦＣループの応答速度が上
昇し、水平の同期引込み時間が短くなるので、特殊再生
時に発生する所謂スキューひずみ（保油り）に対応する
ことが出来る。Then, the signal of level r L is input to the inverter (
32) to the gate circuit (22), the intermittent gate operation performed in the gate circuit (22) is stopped, and the horizontal synchronizing signal is directly applied to the AFC circuit (3). Further, the transistors (23) and (33) are turned off, the detection sensitivity of the AFC circuit (3) increases, and the resistance value of the low-pass filter (deaf) increases, reducing the integral effect. As a result, the response speed of the AFC loop is increased and the horizontal synchronization pull-in time is shortened, so that it is possible to cope with so-called skew distortion (oil retention) that occurs during special playback.
次に無信号状態の場合について説明する。無信号状態で
は、同期分離回路（２）から垂直同期信号が発生せず、
垂直カウントダウン回路（１４）は自己リセット動作と
なるので、２６２．５Ｈ周期以外の周期でリセット動作
を行なう。そのため、端子＜１７）には「Ｌ」レベルの
信号が発生する。一方、前記垂直同期信号が到来しない
ので、ＲＳ−ＦＦ（１８）及び（２０）はセットされな
い。そして、前記リセット動作に応じて端子（１６）か
ら４Ｈ〜８Ｈの間に「Ｈ」レベルとなる信号によりＲＳ
−Ｆ Ｆ（１８）がリセットされ、その口出力が１Ｈ
」レベルとなる。やがて、端子（１５）からリセットパ
ルスが発生しアンドゲート（１９〉を通過してＲＳ −
Ｆ Ｆ（２０）に印加され、その口出力は１Ｈ」レベル
となる。そのため、端子（１７）からのｒＬ」レベルに
関わらず、オアゲート（２１）の出力端の端子（３１）
には標準信号を示すｒ Ｈ」レベルの信号が発生する。Next, the case of no signal state will be explained. In the no-signal state, no vertical synchronization signal is generated from the synchronization separation circuit (2),
Since the vertical countdown circuit (14) performs a self-resetting operation, the reset operation is performed at a period other than the 262.5H period. Therefore, an "L" level signal is generated at the terminal <17). On the other hand, since the vertical synchronization signal does not arrive, RS-FFs (18) and (20) are not set. Then, in response to the reset operation, a signal from the terminal (16) that goes to "H" level between 4H and 8H causes
-F F(18) is reset and its output is 1H
” level. Eventually, a reset pulse is generated from the terminal (15), passes through the AND gate (19), and becomes RS −
It is applied to F F (20), and its output becomes 1H'' level. Therefore, regardless of the rL level from the terminal (17), the terminal (31) at the output end of the OR gate (21)
A signal of r H level indicating a standard signal is generated.
そして、前記ｒＨ」レベルの信号は前述の場合と同様に
インバータ（３２）を介してゲート回路（２２）に印加
され、ゲート動作が行なわれる。又、トランジスタ（２
３）及び（３３）がオンし、ＡＦＣ回路（３）の検出感
度が低下するとともにローパスフィルタ（印）の抵抗値
が小きくなり、積分効果が上昇する。その結果、無信号
状態においても、ＡＦＣループは標準信号を受信してい
ると等しい状態になり、耐ノイズ性に優れたものとなる
。Then, the signal at the rH'' level is applied to the gate circuit (22) via the inverter (32), as in the case described above, and a gate operation is performed. Also, transistor (2
3) and (33) are turned on, the detection sensitivity of the AFC circuit (3) decreases, the resistance value of the low-pass filter (marked) decreases, and the integral effect increases. As a result, even in a no-signal state, the AFC loop is in a state equivalent to receiving a standard signal, and has excellent noise resistance.
（ト）発明の効果
以上述べた如く、本発明によれば到来する垂直同期信号
が標準信号であるか否かの検出を行なうことが出来ると
ともに、無信号時を標準信号時と同等に取り扱うことが
出来る。その為、前記判別結果をＡＦＣループの感度切
換えに利用すれば、無信号時のＡＦＣループの耐ノイズ
性の向上を計ることが出来る。その結果、ホワイトノイ
ズによって前記ＡＦＣループ内のｖＣＯの発振周波数が
乱れることがなく、水平出力トランジスタの発熱量の増
加、フライバックトランスに生じる異常音、ブラウン管
からのＸ線の放射等を防止することが出来る。(G) Effects of the Invention As described above, according to the present invention, it is possible to detect whether an incoming vertical synchronization signal is a standard signal or not, and to treat periods of no signal in the same manner as times of standard signals. I can do it. Therefore, if the above-mentioned discrimination result is used to switch the sensitivity of the AFC loop, it is possible to improve the noise resistance of the AFC loop when there is no signal. As a result, the oscillation frequency of the vCO in the AFC loop is not disturbed by white noise, thereby preventing an increase in the amount of heat generated by the horizontal output transistor, abnormal noise generated in the flyback transformer, radiation of X-rays from the cathode ray tube, etc. I can do it.
第１図は、本発明の一実施例を示す回路図、第２図は従
来の同期検出回路を示す回路図、及び第３図は第１図の
ＡＦＣ回路の具体回路例を示す回路図である。
（１４）・・・垂直カウントダウン回路、 （１８）・
・・Ｒ５−ＦＦ、 （１９）・・・アンドゲート、
り２０）・・・Ｒ３−ＦＦ、 （２１）・・・オ
アゲート、 （２２）・・・ゲート回路、（２３）・・
・トランジスタ、（，２４）・・・ローパスフィルタ、
（３３）・・・トランジスタ。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional synchronization detection circuit, and FIG. 3 is a circuit diagram showing a specific circuit example of the AFC circuit shown in FIG. be. (14) Vertical countdown circuit, (18)
...R5-FF, (19) ...and gate,
20)...R3-FF, (21)...OR gate, (22)...gate circuit, (23)...
・Transistor, (,24)...Low pass filter,
(33)...Transistor.
Claims (1)
離回路と、前記垂直同期信号が印加され前記映像信号が
、標準信号であるか非標準信号であるかを判別する垂直
カウントダウン回路と、前記垂直同期信号の有無を検出
する検出回路と、前記垂直カウントダウン回路の判別信
号と前記検出回路の検出信号との論理和をとるオアゲー
トとから成ることを特徴とする同期検出回路。(1) a vertical synchronization separation circuit that separates a vertical synchronization signal in a video signal; a vertical countdown circuit to which the vertical synchronization signal is applied and determines whether the video signal is a standard signal or a non-standard signal; A synchronization detection circuit comprising: a detection circuit for detecting the presence or absence of the vertical synchronization signal; and an OR gate for calculating the logical sum of the discrimination signal of the vertical countdown circuit and the detection signal of the detection circuit.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170637A JPS6327174A (en) | 1986-07-18 | 1986-07-18 | Synchronism detection circuit |
| KR1019870007708A KR930005185B1 (en) | 1986-07-18 | 1987-07-16 | Sync detection circuit |
| DE8787110371T DE3776014D1 (en) | 1986-07-18 | 1987-07-17 | SYNCHRONIZER SIGNAL DETECTOR CIRCUIT. |
| EP87110371A EP0253402B1 (en) | 1986-07-18 | 1987-07-17 | Sync detection circuit |
| US07/074,605 US4814878A (en) | 1986-07-18 | 1987-07-17 | Sync detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170637A JPS6327174A (en) | 1986-07-18 | 1986-07-18 | Synchronism detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6327174A true JPS6327174A (en) | 1988-02-04 |
| JPH0533876B2 JPH0533876B2 (en) | 1993-05-20 |
Family
ID=15908566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170637A Granted JPS6327174A (en) | 1986-07-18 | 1986-07-18 | Synchronism detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327174A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843675A (en) * | 1981-09-08 | 1983-03-14 | Toshiba Corp | Channel selection device of television receiver |
| JPS58173982A (en) * | 1982-04-05 | 1983-10-12 | Hitachi Ltd | Channel selection device |
| JPS6098971U (en) * | 1983-12-09 | 1985-07-05 | 三洋電機株式会社 | Synchronous detection circuit |
-
1986
- 1986-07-18 JP JP61170637A patent/JPS6327174A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843675A (en) * | 1981-09-08 | 1983-03-14 | Toshiba Corp | Channel selection device of television receiver |
| JPS58173982A (en) * | 1982-04-05 | 1983-10-12 | Hitachi Ltd | Channel selection device |
| JPS6098971U (en) * | 1983-12-09 | 1985-07-05 | 三洋電機株式会社 | Synchronous detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0533876B2 (en) | 1993-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |