JPS63269244A - キヤシユメモリ制御方式 - Google Patents
キヤシユメモリ制御方式Info
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- JPS63269244A JPS63269244A JP62105078A JP10507887A JPS63269244A JP S63269244 A JPS63269244 A JP S63269244A JP 62105078 A JP62105078 A JP 62105078A JP 10507887 A JP10507887 A JP 10507887A JP S63269244 A JPS63269244 A JP S63269244A
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- 238000001514 detection method Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャシュメモリ制御方式、特に、キャシュメモ
リからの読出データに誤りが検出されたときのキャシュ
メモリ制御方式に関する。
リからの読出データに誤りが検出されたときのキャシュ
メモリ制御方式に関する。
主処理装置（以下ＣＰＵと記す）とメインメモリとの動
作スピードギャップを埋めるために、周知のごとく、両
者の間に高速・小容量のメモリで構成されるキャシュ記
憶装置を設ける方策がよく採用される。
作スピードギャップを埋めるために、周知のごとく、両
者の間に高速・小容量のメモリで構成されるキャシュ記
憶装置を設ける方策がよく採用される。
メインメモリは予め一定の容量にブロック化され、これ
らブロックのうちの一部のブロックが格納しているデー
タを、キャシュ記憶装置のうちのキャシュメモリに書き
込んでおく（ブロックロードという）。メインメモリの
ブロックのうちのどのブロックがキャシュメモリに書き
込まれたかの情報は、キャシュ記憶装置のうちのキャシ
ュディレクトリに書き込まれる。
らブロックのうちの一部のブロックが格納しているデー
タを、キャシュ記憶装置のうちのキャシュメモリに書き
込んでおく（ブロックロードという）。メインメモリの
ブロックのうちのどのブロックがキャシュメモリに書き
込まれたかの情報は、キャシュ記憶装置のうちのキャシ
ュディレクトリに書き込まれる。
ＣＰＵがメモリデータの読出要求を出すと、キャシュデ
ィレクトリとキャシュメモリとが読み出されるが、先ず
キャシュディレクトリからの読出データによって、読出
要求されているデータがキヤシ−メモリに存在する（ヒ
ツト）か否（ミスヒツト）かが調べられる。
ィレクトリとキャシュメモリとが読み出されるが、先ず
キャシュディレクトリからの読出データによって、読出
要求されているデータがキヤシ−メモリに存在する（ヒ
ツト）か否（ミスヒツト）かが調べられる。
もしヒツトすれば、キャシュメモリからの読出データの
うちの当該データがＣＰＵに送出される。
うちの当該データがＣＰＵに送出される。
またミスヒツトすれば、キャシュメモリからの読出デー
タは放棄され、メインメモリの当該アドレスを読んでＣ
ＰＵＫ送出するとともに、そのデータが含まれるブロッ
クがキャシュメモリの空ブロック、または最も永く使用
されていないデータを含むブロックにブロックロードさ
れる。このときに、キャシュディレクトリの更新も行わ
れることになる。
タは放棄され、メインメモリの当該アドレスを読んでＣ
ＰＵＫ送出するとともに、そのデータが含まれるブロッ
クがキャシュメモリの空ブロック、または最も永く使用
されていないデータを含むブロックにブロックロードさ
れる。このときに、キャシュディレクトリの更新も行わ
れることになる。
一方、キャシュメモリからの読出データは、その真偽が
外部に与える重要性に鑑み、誤り検出さらには誤り訂正
の対象とされることが多い。もし誤りが検出（誤り訂正
方式を採用する場合には訂正不可能な誤りの検出）がさ
れると、ヒツトしていても当該ブロック群（コンパート
メントという）またはキャシェ記憶装置全体を切離し、
デグレード（ｄｅｇｒａｄｅ ）運転するようにしてい
る。
外部に与える重要性に鑑み、誤り検出さらには誤り訂正
の対象とされることが多い。もし誤りが検出（誤り訂正
方式を採用する場合には訂正不可能な誤りの検出）がさ
れると、ヒツトしていても当該ブロック群（コンパート
メントという）またはキャシェ記憶装置全体を切離し、
デグレード（ｄｅｇｒａｄｅ ）運転するようにしてい
る。
〔発明が解決しようとする問題点〕
このような従来構成においては、キャシュメモリからの
読出データに誤りが検出されるとデグレード運転される
ため、キャシュメモリが縮少されてヒツト率が低下した
り、メモリアクセス毎にメインメモリをアクセスしなけ
ればならなくなシ、メモリアクセスの性能低下を招くと
いう問題点がある。
読出データに誤りが検出されるとデグレード運転される
ため、キャシュメモリが縮少されてヒツト率が低下した
り、メモリアクセス毎にメインメモリをアクセスしなけ
ればならなくなシ、メモリアクセスの性能低下を招くと
いう問題点がある。
本発明の目的は、キャシュメモリからの読出データに誤
りが検出されてもメモリアクセスの性能に変化を起さな
いようなキャシュメモリ制御方式を提供することにある
。
りが検出されてもメモリアクセスの性能に変化を起さな
いようなキャシュメモリ制御方式を提供することにある
。
本発明の方式は、所望語数の２倍のキャシーメモリおよ
びキャシュディレクトリと、キャシュメモリからの読出
データの誤り検出を行う誤り検出回路と、誤り検出回路
が誤りを検出するとＣＰＵによって反転されるフリップ
フロップとを設け、フリップフロップの出力をキャシー
メモリおよびキャシュディレクトリの最上位アドレス信
号としたことを特徴とする。
びキャシュディレクトリと、キャシュメモリからの読出
データの誤り検出を行う誤り検出回路と、誤り検出回路
が誤りを検出するとＣＰＵによって反転されるフリップ
フロップとを設け、フリップフロップの出力をキャシー
メモリおよびキャシュディレクトリの最上位アドレス信
号としたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
本実施例は、キャシュメモリ１と、キャシュディレクト
リ２と、キャシェ書込回路３と、キャシュディレクトリ
書込回路４と、２個のヒツト検出回路５０および５１と
、アドレスレジスタ６と、データ選択回路７と、制御回
路８と、２つの７リツプ７０ツブ９０および９１と、２
つのパリティチェック回路ＡＯおよびＡ１とから構成さ
れている。
リ２と、キャシェ書込回路３と、キャシュディレクトリ
書込回路４と、２個のヒツト検出回路５０および５１と
、アドレスレジスタ６と、データ選択回路７と、制御回
路８と、２つの７リツプ７０ツブ９０および９１と、２
つのパリティチェック回路ＡＯおよびＡ１とから構成さ
れている。
メインメモリ（図示せず）は、１６メガバイトの客用を
有し、それぞれが１６バイトからなる１メガ個のブロッ
クに分割されている。各ブロックは、０〜４，０９５の
ブロック番号とθ〜２５５のカラム番号とで指定される
。キャシュメモリ１とキャシュディレクトリ２それぞれ
は、ブロック番号０および１と、７リツプフロツプ９０
および９１の出力と、カラム番号０〜２５５とで指定さ
れる１０２４個のブロックに分割されている。
有し、それぞれが１６バイトからなる１メガ個のブロッ
クに分割されている。各ブロックは、０〜４，０９５の
ブロック番号とθ〜２５５のカラム番号とで指定される
。キャシュメモリ１とキャシュディレクトリ２それぞれ
は、ブロック番号０および１と、７リツプフロツプ９０
および９１の出力と、カラム番号０〜２５５とで指定さ
れる１０２４個のブロックに分割されている。
この場合、システムで必要とするブロックの数は５１２
個だけであシ、後述のように、７リツプフロツプ９０お
よび９１の出力に従って、前半のブロック群と後半のブ
ロック群とを切替えて使用する。
個だけであシ、後述のように、７リツプフロツプ９０お
よび９１の出力に従って、前半のブロック群と後半のブ
ロック群とを切替えて使用する。
第１図において、ブロック群１０と２０のそれぞれは、
ブロック番号０と７リツプフロツプ９０の出力で指定さ
れる５１２個のブロックからなり、ブロック群１１と２
１のそれぞれは、ブロック番号１と７リツプ７０ツブ９
１の出力で指定される５１２個のブロックからなる。つ
マシ、メインメモＩＪ においてθ〜２５５０カラム番
号で指定される各カラムあた。９４，０９６個のブロッ
クのうちの２個（合計で５１２個）だけが、キャシーメ
モリ１に同じカラム番号で対応付けられてブロック群１
゜またはＩＩＫブロックロードされる。ブロック群１０
または１１にブロックロードされたブロックのメインメ
モリにおけるブロック番号が、それぞれキャシュメモリ
１０カラム番号で対応付けられて、キャシュディレクト
リ２のブロック群２０および２１に書き込まれる。
ブロック番号０と７リツプフロツプ９０の出力で指定さ
れる５１２個のブロックからなり、ブロック群１１と２
１のそれぞれは、ブロック番号１と７リツプ７０ツブ９
１の出力で指定される５１２個のブロックからなる。つ
マシ、メインメモＩＪ においてθ〜２５５０カラム番
号で指定される各カラムあた。９４，０９６個のブロッ
クのうちの２個（合計で５１２個）だけが、キャシーメ
モリ１に同じカラム番号で対応付けられてブロック群１
゜またはＩＩＫブロックロードされる。ブロック群１０
または１１にブロックロードされたブロックのメインメ
モリにおけるブロック番号が、それぞれキャシュメモリ
１０カラム番号で対応付けられて、キャシュディレクト
リ２のブロック群２０および２１に書き込まれる。
キャシュディレクトリ２のブロック群２０と２１は有効
性ビットｖを有している。この有効性ビットは、キャシ
ュディレクトリ２に書き込まれたデータが有効なもので
あるか否かを表示するように、制御回路８の制御によシ
キャシュディレクトリ書込回路４によりて書き込まれる
。
性ビットｖを有している。この有効性ビットは、キャシ
ュディレクトリ２に書き込まれたデータが有効なもので
あるか否かを表示するように、制御回路８の制御によシ
キャシュディレクトリ書込回路４によりて書き込まれる
。
第２図は制御回路８の詳細を示すブロック図であり、シ
ーケンサ８０と、デコーダ８１と、フリップ７四ツブ８
２と、５個のゲー） ＧＯ、Ｇｌ 、Ｇ２゜Ｇ３および
Ｇ４とから成る。
ーケンサ８０と、デコーダ８１と、フリップ７四ツブ８
２と、５個のゲー） ＧＯ、Ｇｌ 、Ｇ２゜Ｇ３および
Ｇ４とから成る。
次に本実施例の動作について説明する。
当初、第１図におけるフリップフロップ９１゜９２と第
２図におけるクリップ７寵ツブ８２の各出力は、いずれ
も論理ｗＯ”に設定されている。
２図におけるクリップ７寵ツブ８２の各出力は、いずれ
も論理ｗＯ”に設定されている。
この結果、キャシュメモリｌとキャシュディレクトリ２
の前半エリアが使用されるようになりている。
の前半エリアが使用されるようになりている。
ＣＰＵがメモリ動作を起動するときには、コマンドＣＭ
Ｄとアドレス信号ＡＤＤ（２４ビツト）とを出力する。
Ｄとアドレス信号ＡＤＤ（２４ビツト）とを出力する。
アドレス信号ＡＤＤのうちの中位アドレス信号ＡＤＭ（
第１３ビツト〜第２０ビツトの８ビツト）は、キャシュ
メモリ１とキャシュディレクトリ２とのカラム番号を指
定し、これらのアクセスアドレスとなる。
第１３ビツト〜第２０ビツトの８ビツト）は、キャシュ
メモリ１とキャシュディレクトリ２とのカラム番号を指
定し、これらのアクセスアドレスとなる。
キャシュメモリ１のブロック群１０と１１から読み出さ
れたデータは、パリティチェック回路ＡＯとＡ１でパリ
ティチェックされ、その結果、誤りが検出されると誤り
信号ＥＲＡｆｔ論理＠１′とする。また、キャシュディ
レクトリ２のブロック２０と２１から読み出されたデー
タは、ヒツト検出回路５０と５１で上位アドレス信号Ａ
ＤＨと比較されることによってヒツト・ミスヒツトが検
査される。
れたデータは、パリティチェック回路ＡＯとＡ１でパリ
ティチェックされ、その結果、誤りが検出されると誤り
信号ＥＲＡｆｔ論理＠１′とする。また、キャシュディ
レクトリ２のブロック２０と２１から読み出されたデー
タは、ヒツト検出回路５０と５１で上位アドレス信号Ａ
ＤＨと比較されることによってヒツト・ミスヒツトが検
査される。
一方、ＣＰＵから入力したコマンドＣＭＤは、第２図に
おけるデコーダ８１によって解読され、メモリ読出要求
であることがわかると、デコーダ８１は読出信号ＹＯＭ
１を論理＠１”にする。
おけるデコーダ８１によって解読され、メモリ読出要求
であることがわかると、デコーダ８１は読出信号ＹＯＭ
１を論理＠１”にする。
第３図は、読出信号ＹＯＭＩが論理１１”となったとき
の制御回路８の動作を示すフローチャートである。以下
、第３図に従って本実施例の動作を説明する。
の制御回路８の動作を示すフローチャートである。以下
、第３図に従って本実施例の動作を説明する。
（１）パリティ誤りが無い場合
フリップフロップ８２の出力は論理＠０”を維持する。
（Ｌｌ）ヒツトの場合
ヒツト検出回路５０または５１からそれぞれヒツト信号
ＨＩＴＯまたはＨＩＴＩが論理１１ｍと々って出力され
、ゲー）Ｇ２またはＧ３（いずれも論理積回路）におい
て、続出信号ＹＯＭＩの論理′″１”と７リツプフロツ
プ８２の出力論理＠０”との間でアンド条件を成立させ
る。ゲートＧ２またはＧ３のうちのアンド条件が成立し
たゲートは、データ選択信号５ＥＬＯまたは５ＥＬＩを
論理１１”出力し、ゲートＧ４（論理和回路）を経てＣ
ＰＵに応答信号ＲＰＹを送出する（ステップ■）ととも
に１デ一タ選択回路７に供給する。
ＨＩＴＯまたはＨＩＴＩが論理１１ｍと々って出力され
、ゲー）Ｇ２またはＧ３（いずれも論理積回路）におい
て、続出信号ＹＯＭＩの論理′″１”と７リツプフロツ
プ８２の出力論理＠０”との間でアンド条件を成立させ
る。ゲートＧ２またはＧ３のうちのアンド条件が成立し
たゲートは、データ選択信号５ＥＬＯまたは５ＥＬＩを
論理１１”出力し、ゲートＧ４（論理和回路）を経てＣ
ＰＵに応答信号ＲＰＹを送出する（ステップ■）ととも
に１デ一タ選択回路７に供給する。
このとき、キャシ瓢メモリ１のブロック群１０と１１と
は、中位アドレス信号ＡＤＭによって指定される番地か
ら共にデータ選択回路７にデータ（１６バイト）が読み
出されている。ブロック群１０と１１いずれからの読出
データを選択するかはヒツト信号ＨＩＴＯまたはＨＩＴ
Ｉのうちの論理１１”になっている方によって決り、１
６バイト長である読出データからの４バイトの特定（Ｃ
ＰＵとキャシェ記憶装置との間のデータ転送は４バイト
単位）は、下位アドレス信号ＡＤＬ（第２１ビツト〜第
２４ビツト）のうちの第２１ビツトと第２２ビツトとで
行なう。このようにして選択されたデータが出力データ
ＤＡＯとしてＣＰＵに転送さる。
は、中位アドレス信号ＡＤＭによって指定される番地か
ら共にデータ選択回路７にデータ（１６バイト）が読み
出されている。ブロック群１０と１１いずれからの読出
データを選択するかはヒツト信号ＨＩＴＯまたはＨＩＴ
Ｉのうちの論理１１”になっている方によって決り、１
６バイト長である読出データからの４バイトの特定（Ｃ
ＰＵとキャシェ記憶装置との間のデータ転送は４バイト
単位）は、下位アドレス信号ＡＤＬ（第２１ビツト〜第
２４ビツト）のうちの第２１ビツトと第２２ビツトとで
行なう。このようにして選択されたデータが出力データ
ＤＡＯとしてＣＰＵに転送さる。
（１・２） ミスヒツトの場合
ゲートＧ１（論理積回路）においてアンド条件が成立し
、その論理″１”出力ブロックロード開始信号ＢＬＳと
なって、シーケンサ８０１Ｃブロツクロードの開始（ス
テップ■）とキャシュディレクトリ２の更新（ステップ
■）とを行なわせる。
、その論理″１”出力ブロックロード開始信号ＢＬＳと
なって、シーケンサ８０１Ｃブロツクロードの開始（ス
テップ■）とキャシュディレクトリ２の更新（ステップ
■）とを行なわせる。
シーケンス８０は、ブロックロード開始信号ＢＬＳに応
答して、読出要求ＲＥＡＤとディレクトリ書込信号ＤＷ
Ｔとを出力する。キャシュディレクトリ書込回路４はブ
イレフ） ＩＪ書込信号ＤＷＴに応答して、キャシュデ
ィレクトリ２の中位アドレス信号ＡＤＭによって定まる
番地に上位アドレス信号ＡＤＨを書き込む。この場合に
、キャシュディレクトリ２のうちのブロック群２ｏと２
１のいずれに書き込むべきかは、いずれのブロック群が
よシ永く使用されていないデータを記憶しているかによ
って決り、そのように指示されるが、公知の技術である
ため、図示は省略する。
答して、読出要求ＲＥＡＤとディレクトリ書込信号ＤＷ
Ｔとを出力する。キャシュディレクトリ書込回路４はブ
イレフ） ＩＪ書込信号ＤＷＴに応答して、キャシュデ
ィレクトリ２の中位アドレス信号ＡＤＭによって定まる
番地に上位アドレス信号ＡＤＨを書き込む。この場合に
、キャシュディレクトリ２のうちのブロック群２ｏと２
１のいずれに書き込むべきかは、いずれのブロック群が
よシ永く使用されていないデータを記憶しているかによ
って決り、そのように指示されるが、公知の技術である
ため、図示は省略する。
メインメモリからの入力データＤＡＩは４バイト単位で
４回連続して読み出され、メモリ応答信号ＭＲＹもこれ
に同期してシーケンス８０に入力する。入力データＤＡ
Ｉが到着すると（ステップ■）、シーケンサ８０は、メ
モリ応答信号ＭＲＹに応答してキャシュ書込信号ＣＷＴ
をキャシュメモリ書込回路３に出力し、キャシュメモリ
１のうちの中位アドレス信号ＡＤＭによって指定される
番地に入力データＤＡＩを書き込ませる（ステップ■）
。このときに書き込まれるブロック群は、先に更新され
たキャク為ディレクトリ２のブロック群に応答して、ブ
ロック群１０と１１のいずれかになる。
４回連続して読み出され、メモリ応答信号ＭＲＹもこれ
に同期してシーケンス８０に入力する。入力データＤＡ
Ｉが到着すると（ステップ■）、シーケンサ８０は、メ
モリ応答信号ＭＲＹに応答してキャシュ書込信号ＣＷＴ
をキャシュメモリ書込回路３に出力し、キャシュメモリ
１のうちの中位アドレス信号ＡＤＭによって指定される
番地に入力データＤＡＩを書き込ませる（ステップ■）
。このときに書き込まれるブロック群は、先に更新され
たキャク為ディレクトリ２のブロック群に応答して、ブ
ロック群１０と１１のいずれかになる。
シーケンサ８０は、下位アドレス信号ＡＤＬのうちの第
２１ビツトと第２２ビツトとによりて、ＣＰＵから読出
を要求されているデータの読出順番を認識しておシ、入
力データＤＡＩが要求データであるか否かを監視してい
る（ステップ■）。
２１ビツトと第２２ビツトとによりて、ＣＰＵから読出
を要求されているデータの読出順番を認識しておシ、入
力データＤＡＩが要求データであるか否かを監視してい
る（ステップ■）。
シーケンサ８０は、要求データの読出類番目に入力する
メモリ応答信号ＭＲＹのタイミングで、ＣＰＵ応答信号
ＣＲＹをデータ選択回路７に出力するとともに１ゲー）
Ｇ４を経て応答信号ＲＰＹとしてＣＰＵＫ送出する（ス
テップ■）。データ選択回路７はＣＰＵ応答信号ＣＲＹ
と同タイミングで入力してくる入力データＤＡＩを出力
データＤＡＯとしてＣＰＵに転送する。
メモリ応答信号ＭＲＹのタイミングで、ＣＰＵ応答信号
ＣＲＹをデータ選択回路７に出力するとともに１ゲー）
Ｇ４を経て応答信号ＲＰＹとしてＣＰＵＫ送出する（ス
テップ■）。データ選択回路７はＣＰＵ応答信号ＣＲＹ
と同タイミングで入力してくる入力データＤＡＩを出力
データＤＡＯとしてＣＰＵに転送する。
ステップ■において、要求データでないと判定された入
力データＤＡＩは、ステップ０でブロックロード終了判
定がされるまで、キャシュメモリ１に書き込まれる。
力データＤＡＩは、ステップ０でブロックロード終了判
定がされるまで、キャシュメモリ１に書き込まれる。
なお、入力データＤＡＩについても誤り検出が行われる
ことが多いが、本発明の本質に係わるものではないため
、その説明は省略する。
ことが多いが、本発明の本質に係わるものではないため
、その説明は省略する。
（２）パリティ誤りが有る場合
さて、パリティチェック回路ＡＯまたはＡ１がブロック
群１０または１１からの読出データにパリティ誤りを検
出すると、誤り信号ＥＲＡを発生し、７リツプ７０ツブ
８２の出力を論理＠１”とする。
群１０または１１からの読出データにパリティ誤りを検
出すると、誤り信号ＥＲＡを発生し、７リツプ７０ツブ
８２の出力を論理＠１”とする。
この場合には、制御回路８の制御は、第３図のステップ
■から左下方のステップ■に移り、フリップ７０ツブ８
２の出力をエラー信号ＥＲＡとしてＣＰＵへ送出する。
■から左下方のステップ■に移り、フリップ７０ツブ８
２の出力をエラー信号ＥＲＡとしてＣＰＵへ送出する。
また、論理１１′となったフリップ７０ツブ８２の出力
と読出信号ＹＯＭＩは、ゲートＧＯ（論理積回路）にお
いてアンド条件を成立させ、この結果によシシーケンサ
８０は、先ずメインメモリに読出要求ＲＥＡＤを出力し
、このときにアドレスレジスタ６が保持するアドレス信
号ＡＤＤによって指定される番地を読み出す（ステップ
０）。メインメモリから読み出したデータ（入力データ
）ＤＡＩとメモリ応答信号ＭＲＹとが到着する（ステッ
プ０）と、シーケンサ８０はＣＰＵ応答信号ＣＲＹを出
力するとともに７リツプ７０ツブ８２をリセットする。
と読出信号ＹＯＭＩは、ゲートＧＯ（論理積回路）にお
いてアンド条件を成立させ、この結果によシシーケンサ
８０は、先ずメインメモリに読出要求ＲＥＡＤを出力し
、このときにアドレスレジスタ６が保持するアドレス信
号ＡＤＤによって指定される番地を読み出す（ステップ
０）。メインメモリから読み出したデータ（入力データ
）ＤＡＩとメモリ応答信号ＭＲＹとが到着する（ステッ
プ０）と、シーケンサ８０はＣＰＵ応答信号ＣＲＹを出
力するとともに７リツプ７０ツブ８２をリセットする。
ＣＰＵ応答信号ＣＲＹは、ゲートＧ４を経て応答信号Ｒ
ＤＹとなりＣＰＵに送出される（ステップＯ）とともに
、データ選択回路７において入力データＤＡＩを選択す
るために使用され、出力データＤＡＯとして。
ＤＹとなりＣＰＵに送出される（ステップＯ）とともに
、データ選択回路７において入力データＤＡＩを選択す
るために使用され、出力データＤＡＯとして。
ＣＰＵに送出する。
このようにして、アドレス信号ＡＤＤによって指定され
た番地のデータがＣＰＵへ転送される。
た番地のデータがＣＰＵへ転送される。
応答信号ＲＰＹを受は取ったＣＰＵは、故障診断マイク
ロプログラムを起動し、パリティ誤りを検出したパリテ
ィチェック回路ＡＯまたはＡ１に対応するフリップ７０
ツブ９０または９１に論理１１＃をセットする。
ロプログラムを起動し、パリティ誤りを検出したパリテ
ィチェック回路ＡＯまたはＡ１に対応するフリップ７０
ツブ９０または９１に論理１１＃をセットする。
第４図はパリティ誤りが検出された場合の波形図を示す
。
。
７リツプフロツプ９０または９１の出力は、キヤシュメ
モリ１のブロック群１０または１１とキャシュディレク
トリ２のブロック群２０または２１の最上位アドレス信
号となるように構成されておシ、上述のように７リツプ
フロツプ９０または９１に論理１１”がセットされると
、対応するブロック群１０．２０または１１．２１は、
それ以後は後半エリアが使用されるようになる。
モリ１のブロック群１０または１１とキャシュディレク
トリ２のブロック群２０または２１の最上位アドレス信
号となるように構成されておシ、上述のように７リツプ
フロツプ９０または９１に論理１１”がセットされると
、対応するブロック群１０．２０または１１．２１は、
それ以後は後半エリアが使用されるようになる。
ブロック群１０，１１および２０，２１は、前述のよう
に所望語数の２倍分の語数を有するため、使用上、何ら
の支障をもたらすことはない。また、後半エリアを使用
中に、パリティ誤りが検出された前半エリアを修理して
おけば、もし後半エリアにパリティ誤りが検出されると
前半エリアに切り替えることが可能となる。
に所望語数の２倍分の語数を有するため、使用上、何ら
の支障をもたらすことはない。また、後半エリアを使用
中に、パリティ誤りが検出された前半エリアを修理して
おけば、もし後半エリアにパリティ誤りが検出されると
前半エリアに切り替えることが可能となる。
以上詳細に説明したように、本発明はキャシュメモリと
キャシュディレクトリの語数を所望数の２倍にしておき
通常はその半分のエリアを使用しているが、キャシュメ
モリからの続出データに誤りを検出すると他の半分のエ
リアに切シ替えて使用するような構成としたため、キャ
シュメモリをデグレード運転しなくてよいことになるの
で、キャシュメモリからの続出データに誤りが検出され
てもメモリアクセス性能は不変であるという効果がある
。
キャシュディレクトリの語数を所望数の２倍にしておき
通常はその半分のエリアを使用しているが、キャシュメ
モリからの続出データに誤りを検出すると他の半分のエ
リアに切シ替えて使用するような構成としたため、キャ
シュメモリをデグレード運転しなくてよいことになるの
で、キャシュメモリからの続出データに誤りが検出され
てもメモリアクセス性能は不変であるという効果がある
。
第１図は本発明の一実施例、第２図は本実施例の部分詳
細、第３図は本実施例要部のフローチャートおよび第４
図は本実施例の動作波形をそれぞれ示す。 １・・・・・・キャシュメモリ、２・・・・・・キャシ
ュディレクトリ、３・・・・・・キャシュメモリ書込回
路、４・・・・・・キャシュディレクトリ書込回路、６
・・・・・・アドレスレジスタ、７・・・・・・データ
選択回路、８・・・・・・制御回路、１０，１１，２０
．２１・・・・・・ブロック群、５０．５１・・・・・
・ヒツト検出回路、８０・・・・・・シーケンサ、８１
・・・・・・デコーダ、８２，９０．９１−−−−−−
７リツプ７ｃＩツブ、ＡＯ，ＡＩ−・・・・・パリティ
チェック回路、ＧＯ２第４図
細、第３図は本実施例要部のフローチャートおよび第４
図は本実施例の動作波形をそれぞれ示す。 １・・・・・・キャシュメモリ、２・・・・・・キャシ
ュディレクトリ、３・・・・・・キャシュメモリ書込回
路、４・・・・・・キャシュディレクトリ書込回路、６
・・・・・・アドレスレジスタ、７・・・・・・データ
選択回路、８・・・・・・制御回路、１０，１１，２０
．２１・・・・・・ブロック群、５０．５１・・・・・
・ヒツト検出回路、８０・・・・・・シーケンサ、８１
・・・・・・デコーダ、８２，９０．９１−−−−−−
７リツプ７ｃＩツブ、ＡＯ，ＡＩ−・・・・・パリティ
チェック回路、ＧＯ２第４図
Claims (1)
- 【特許請求の範囲】 所望語数の２倍のキャシュメモリおよびキャシュディレ
クトリと、 前記キャシュメモリからの読出データの誤り検出を行う
誤り検出回路と、 該誤り検出回路が誤りを検出すると主処理装置によって
反転されるフリップフロップ とを設け、前記フリップフロップの出力を前記キャシュ
メモリおよびキャシュディレクトリの最上位アドレス信
号としたことを特徴とするキャシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105078A JPS63269244A (ja) | 1987-04-27 | 1987-04-27 | キヤシユメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105078A JPS63269244A (ja) | 1987-04-27 | 1987-04-27 | キヤシユメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269244A true JPS63269244A (ja) | 1988-11-07 |
Family
ID=14397896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62105078A Pending JPS63269244A (ja) | 1987-04-27 | 1987-04-27 | キヤシユメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0582370A2 (en) * | 1992-06-05 | 1994-02-09 | Compaq Computer Corporation | Disk drive controller with a posted write cache memory |
-
1987
- 1987-04-27 JP JP62105078A patent/JPS63269244A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0582370A2 (en) * | 1992-06-05 | 1994-02-09 | Compaq Computer Corporation | Disk drive controller with a posted write cache memory |
| EP0582370A3 (ja) * | 1992-06-05 | 1994-02-16 | Compaq Computer Corp | |
| US5586248A (en) * | 1992-06-05 | 1996-12-17 | Compaq Computer Corporation | Disk drive controller with a posted write cache memory |
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