JPS6326888B2 - - Google Patents

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JPS6326888B2
JPS6326888B2 JP2603080A JP2603080A JPS6326888B2 JP S6326888 B2 JPS6326888 B2 JP S6326888B2 JP 2603080 A JP2603080 A JP 2603080A JP 2603080 A JP2603080 A JP 2603080A JP S6326888 B2 JPS6326888 B2 JP S6326888B2
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JP
Japan
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input
output
memory
signal
data
Prior art date
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Expired
Application number
JP2603080A
Other languages
Japanese (ja)
Other versions
JPS56123010A (en
Inventor
Mamoru Hatakawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
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    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00Programme-control systems
    • G05B19/02Programme-control systems electric

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Programmable Controllers (AREA)

Description

【発明の詳細な説明】 本発明は、出力状態を入力にフイードバツクさ
せるようなシーケンス制御の制御回路に関するも
のである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sequence control control circuit that feeds back an output state to an input.

従来第1図に示すような入力信号変換部3とメ
モリ1′と出力信号変換部4によりメモリ1′に論
理回路動作を行なわせ、機器を制御するような方
式では第2図に示すような入力信号X0がオンす
ると出力Y0′がオンして更に入力信号Y0がオンし
その状態が保持されるような制御をしようとする
と論理回路は第3図に示すようになり、第1図の
出力信号変換部4の出力Y0′を入力信号変換部3
に外部接続する必要があり、交流100Vや200V、
又は直流24Vや12Vの入力、出力信号をICの信号
レベルに変換する入力、出力信号変換部がこのフ
イードバツク信号のために1つづつ使われるので
効率が悪くなるという問題があつた。
Conventionally, as shown in FIG. 1, in a system in which the input signal converter 3, memory 1', and output signal converter 4 are used to cause the memory 1' to perform a logic circuit operation to control equipment, the system is as shown in FIG. When the input signal X 0 is turned on, the output Y 0 ' is turned on, the input signal Y 0 is turned on, and this state is maintained. The logic circuit becomes as shown in Figure 3, and the first The output Y 0 ' of the output signal converter 4 shown in the figure is input to the input signal converter 3.
Must be externally connected to AC 100V or 200V,
Another problem was that the efficiency deteriorated because one input and one output signal converter for converting the DC 24V or 12V input and output signals to the IC signal level were used for this feedback signal.

本発明は上述の点に鑑みて提供したものであつ
て、ROMやRAM等のメモリのアドレス入力と
データ出力とを論理回路の入出力として動作させ
るようなデータをメモリにプログラムし、このメ
モリのデータ出力を少くとも1つ以上アドレス入
力にフイードバツクさせたメモリ部を構成して、
入力信号があつた事を保持しておくような制御回
路を構成するのを容易にすることを目的として提
供したものである。
The present invention has been provided in view of the above-mentioned points, and it is possible to program a memory with data that causes the address input and data output of a memory such as ROM or RAM to operate as the input/output of a logic circuit. Configuring a memory section in which at least one data output is fed back to an address input,
This is provided for the purpose of facilitating the construction of a control circuit that maintains that an input signal is hot.

以下本発明の実施例を図面により詳述する。図
中1はROMやRAM等のメモリで、このメモリ
1は多数のアドレス入力(A0〜An)とデータ出
力(D0〜Dn)を有し、このうちデータ出力D0
アドレス入力A0にフイードバツクさせている。
2はメモリ部で、前記メモリ1のデータ出力D0
をアドレス入力A0に接続したパターン化された
基板に装着してブロツク化したものである。3は
信号レベルが異なる被制御機器より入力される入
力信号変換部で、この入力信号変換部3からの信
号レベルはメモリ1の信号レベルと同じ信号レベ
ルであり、入力信号変換部3の出力はメモリ1の
アドレス入力(A1〜An)に夫々1対1で接続さ
れている。4は信号レベルが異なる被制御機器へ
出力する出力信号変換部で、この出力信号変換部
4の入力側の信号レベルは、メモリ1のデータ出
力(D1〜Dn)の信号レベルと同じであり、出力
信号変換部4とメモリ1のデータ出力(D1〜Dn)
とは1対1で接続されている。
Embodiments of the present invention will be described in detail below with reference to the drawings. In the figure, 1 is a memory such as ROM or RAM, and this memory 1 has a large number of address inputs (A 0 to An) and data outputs (D 0 to Dn), of which the data output D 0 is connected to the address input A 0 We are giving feedback to
2 is a memory section, and the data output D 0 of the memory 1 is
This block is attached to a patterned board connected to the address input A0 . Reference numeral 3 denotes an input signal converter that receives input from controlled equipment having different signal levels.The signal level from this input signal converter 3 is the same signal level as the signal level of the memory 1, and the output of the input signal converter 3 is They are connected to the address inputs (A 1 to An) of the memory 1 on a one-to-one basis, respectively. Reference numeral 4 denotes an output signal converter that outputs to controlled devices having different signal levels, and the signal level on the input side of this output signal converter 4 is the same as the signal level of the data output (D 1 to Dn) of the memory 1. , data output of output signal converter 4 and memory 1 (D 1 to Dn)
are connected on a one-to-one basis.

今、第2図に示す回路において、入力信号X0
がオンすると入力信号X1がオフだと出力Y0′がオ
ンして入力信号X0がオフになつても入力信号X0
と入力信号Y0がOR結合されているので入力信号
Y0により出力Y0′はオンを保持する。その後入力
信号X1がオンすると入力信号X1の反転信号が入
力信号X0とY0のOR結果とAND結合されている
ため出力Y0′はオフとなり、入力信号X0とY0がオ
フとなる為、入力信号X1が再びオフとなつても
入力信号X0とY0のOR結果と入力信号X1の反転
信号のANDの結果はオフとなり、出力Y′0はオフ
の状態を保持する。この出力Y′0と並列にランプ
5を接続しておけば、入力信号X0をオンさせれ
ばランプ5が点灯し、入力信号X1をオンさせれ
ばランプ5が消えるという制御を行なわせること
ができる。
Now, in the circuit shown in Figure 2, the input signal X 0
When on, the input signal X 1 is off, the output Y 0 ' is on, and even when the input signal
and the input signal Y 0 are OR-combined, so the input signal
The output Y 0 ' remains on due to Y 0 . After that, when input signal X 1 turns on, the inverted signal of input signal X 1 is ANDed with the OR result of input signals X 0 and Y 0 , so output Y 0 ' turns off, and input signals X 0 and Y 0 turn off. Therefore, even if input signal X 1 turns off again , the AND result of the OR result of input signals X 0 and Y 0 and the inverted signal of input signal Hold. If a lamp 5 is connected in parallel with this output Y' 0 , control will be performed such that when the input signal X 0 is turned on, the lamp 5 will turn on, and when the input signal X 1 is turned on, the lamp 5 will turn off. be able to.

上述の動作を第4図に示す回路で行なわせるに
は、第2図に示す入力信号X0,X1を入力信号変
換部3でICレベルの信号に変換し、メモリ1の
アドレス入力A1に入力信号X0を、アドレス入力
A2に入力信号X1を入力する。また前述のように
メモリ1のデータ出力D0はアドレス入力A0に接
続されている。ここで、メモリ1のアドレス入力
A2が“0”で、アドレス入力A0又はA1が“1”
のときとアドレス入力A0もA1も“1”のときに
データ出力D0とD1が“1”、それ以外のアドレス
入力A0,A1,A2の場合は全て“0”のデータを
書き込んでおくと、メモリ部2は第5図に示すよ
うな論理回路と同じ動作をする。ランプ5は出力
信号変換部4のデータ出力D1が接続されている
出力に接続されている。ここで、入力信号X0
オンしてメモリ1のアドレス入力A1に“1”の
信号が与えられた場合、メモリ1のデータ出力
D0とD1は“1”となりメモリ1のデータ出力D1
により外部のランプ5が点灯する。又同時にデー
タ出力D0はアドレス入力A0に接続されているた
め、入力信号X0がオフしてアドレス入力A1
“0”となつても、アドレス入力A0が“1”なの
でデータ出力D0とD1は“1”を保持し、ランプ
5は点灯を続ける。次に入力信号X1がオンする
とアドレス入力A2が“1”となり、この時はメ
モリ1のデータ出力D0とD1には“0”がプログ
ラムされているために外部のランプ5は消灯す
る。その後、入力信号X1がオフしてアドレス入
力A2が“0”となつても、入力信号X0がオフな
ので、アドレス入力A1は“0”、データ出力D0
“0”なのでメモリ1のアドレス入力A0が“0”
で、データ出力D0,D1は“0”を保持して第2
図に示すような動作をする。
In order to perform the above operation with the circuit shown in FIG. 4, the input signals X 0 and X 1 shown in FIG . Input signal X 0 to address input
Input the input signal X1 to A2 . Also, as described above, the data output D 0 of the memory 1 is connected to the address input A 0 . Here, input the address of memory 1
A 2 is “0” and address input A 0 or A 1 is “1”
and when address inputs A 0 and A 1 are both “1”, data outputs D 0 and D 1 are “1”, and for other address inputs A 0 , A 1 , and A 2 , all are “0”. When data is written, the memory section 2 operates in the same way as a logic circuit as shown in FIG. The lamp 5 is connected to the output of the output signal converter 4 to which the data output D 1 is connected. Here , if the input signal
D 0 and D 1 become “1” and data output of memory 1 D 1
This causes the external lamp 5 to light up. At the same time, data output D0 is connected to address input A0 , so even if input signal X0 is turned off and address input A1 becomes "0", address input A0 is "1", so data is output D 0 and D 1 remain at "1", and lamp 5 continues to light up. Next, when the input signal X 1 turns on, the address input A 2 becomes "1", and at this time, the external lamp 5 turns off because "0" is programmed in the data outputs D 0 and D 1 of the memory 1. do. After that, even if the input signal X 1 is turned off and the address input A 2 becomes " 0 ", the input signal 1 address input A 0 is “0”
Then, the data outputs D 0 and D 1 hold “0” and the second
It operates as shown in the figure.

本発明は上述のように、予めプログラムされた
メモリの少なくとも1つのデータ出力をそのメモ
リのアドレス入力にフイードバツクさせたメモリ
部をパターン化された基板にブロツク化して形成
し、上記アドレス入力にフイードバツク信号を含
む所定のデータが入力された時に上記少なくとも
1つのデータ出力からの出力を保持するプログラ
ムを該メモリに書き込み、前記メモリ部に入力さ
れる入力信号変換部とメモリ部から出力される出
力信号変換部との信号線を夫々1対1対応に形成
したものであるから、出力状態を入力にフイード
バツクして制御する場合に、従来のように信号レ
ベルが異なる回路間における外部結線の必要がな
く、本発明のように入力、出力変換部をこのフイ
ードバツク信号のために費やすことなく効率的に
機器を制御することができる効果を奏し、しか
も、メモリ部を、パターン化された基板にブロツ
ク化して形成しているので、容易に論理回路を構
成したメモリ部を形成できる効果を奏する。ま
た、回路はメモリに書き込むデータで変化し、フ
イードバツクしたアドレス入力がAND入力又は
OR入力又はNOT入力あるいは不使用の場合であ
り、しかも、メモリのアドレス入力にフイードバ
ツクさせる接続個数も1つだけでなく、接続個数
が複数可能である効果を奏するものであり、ま
た、これらのデータは内容により自由に変更でき
る効果を奏し、しかも、クロツク等の制御回路及
び信号が不要であり、単に、メモリだけで論理回
路を構成できるものである。更には、上記アドレ
ス入力にフイードバツク信号を含む所定のデータ
が入力された時に上記少なくとも1つのデータ出
力からの出力を保持するプログラムを該メモリに
書き込むようにしていることで、アドレス入力に
フイードバツク信号を含む所定のデータが入力さ
れた場合には、データ出力からの出力を保持する
ことができ、そのため、例えば、シーケンス制御
回路に重要な保持回路を構成できる効果を奏する
ものである。
As described above, the present invention includes forming a memory section on a patterned substrate into blocks in which at least one data output of a preprogrammed memory is fed back to an address input of the memory, and a feedback signal is fed back to the address input of the memory. A program is written in the memory to hold the output from the at least one data output when predetermined data including the data is input, and an input signal converter input to the memory section and an output signal converter output from the memory section are written in the memory. Since the signal lines are formed in a one-to-one correspondence with each other, when controlling the output state by feedback to the input, there is no need for external connections between circuits with different signal levels as in the past. As with the present invention, the device can be efficiently controlled without using the input/output conversion section for this feedback signal, and the memory section can be formed as a block on a patterned substrate. Therefore, it is possible to easily form a memory section having a logic circuit. In addition, the circuit changes depending on the data written to the memory, and the fed-back address input becomes an AND input or
OR input, NOT input, or not used. Moreover, the number of connections to feed back to memory address input is not only one, but also has the effect of allowing multiple connections, and these data This has the advantage that it can be freely changed depending on the contents, and furthermore, it does not require a control circuit such as a clock or a signal, and the logic circuit can be constructed simply using memory. Furthermore, by writing in the memory a program that holds the output from the at least one data output when predetermined data including a feedback signal is input to the address input, the feedback signal can be input to the address input. When predetermined data including data is input, the output from the data output can be held, and therefore, for example, it is possible to configure an important holding circuit in a sequence control circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来例の制御回路の回路図、第2図は
制御回路の一例の回路図、第3図は従来例の第2
図における論理回路図、第4図は本発明の実施例
の制御回路の回路図、第5図は同上の第2図にお
ける論理回路図で、1はメモリ、2はメモリ部、
3は入力信号変換部、4は出力信号変換部、Aは
アドレス入力、Dはデータ出力である。
Figure 1 is a circuit diagram of a conventional control circuit, Figure 2 is a circuit diagram of an example of a control circuit, and Figure 3 is a circuit diagram of an example of a conventional control circuit.
4 is a circuit diagram of a control circuit according to an embodiment of the present invention, and FIG. 5 is a logic circuit diagram in FIG. 2, in which 1 is a memory, 2 is a memory section,
3 is an input signal converter, 4 is an output signal converter, A is an address input, and D is a data output.

Claims (1)

【特許請求の範囲】[Claims] 1 ROMやRAM等のメモリのアドレス入力と
データ出力とを論理回路の夫々入出力とみなして
構成され且つ出力状態を入力にフイードバツクさ
せる制御回路において、予めプログラムされたメ
モリの少なくとも1つのデータ出力をそのメモリ
のアドレス入力にフイードバツクさせたメモリ部
をパターン化された基板にブロツク化して形成
し、上記アドレス入力にフイードバツク信号を含
む所定のデータが入力された時に上記少なくとも
1つのデータ出力からの出力を保持するプログラ
ムを該メモリに書き込み、前記メモリ部に入力さ
れる入力信号変換部とメモリ部から出力される出
力信号変換部との信号線を夫々1対1対応に形成
したことを特徴とする制御回路。
1. In a control circuit configured to treat address input and data output of a memory such as ROM or RAM as input and output of a logic circuit, and to feed back the output state to the input, at least one data output of a pre-programmed memory is configured. A memory portion fed back to the address input of the memory is formed as a block on a patterned substrate, and when predetermined data including a feedback signal is input to the address input, an output from the at least one data output is output. A control characterized in that a program to be held is written in the memory, and signal lines between an input signal converter input to the memory section and an output signal converter output from the memory section are formed in a one-to-one correspondence. circuit.
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