JPS63263829A - デ−タ符号化方式 - Google Patents
デ−タ符号化方式Info
- Publication number
- JPS63263829A JPS63263829A JP9948887A JP9948887A JPS63263829A JP S63263829 A JPS63263829 A JP S63263829A JP 9948887 A JP9948887 A JP 9948887A JP 9948887 A JP9948887 A JP 9948887A JP S63263829 A JPS63263829 A JP S63263829A
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- Japan
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- time
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 abstract description 14
- 230000000630 rising effect Effects 0.000 description 4
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- 238000010586 diagram Methods 0.000 description 2
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- 238000000605 extraction Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 230000010363 phase shift Effects 0.000 description 1
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Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル信号伝送方式におけるディジタル
データの符号化方式に関するものである。
データの符号化方式に関するものである。
本発明は、データの２値信号を時間幅の異なる単極性パ
ルス波形に符号化する符号化方式において、 １ビット内で二つの時間位置のパルスの立ち下がりに二
つの時間位置を設けてこれをｒＯＪ ｒｌＪに対応さ
せることにより、 クロック信号抽出回路を簡単化するものである。
ルス波形に符号化する符号化方式において、 １ビット内で二つの時間位置のパルスの立ち下がりに二
つの時間位置を設けてこれをｒＯＪ ｒｌＪに対応さ
せることにより、 クロック信号抽出回路を簡単化するものである。
従来、ディジタルデータ伝送方式としては、クロック信
号とデータとを１本の伝送路に重畳して送受信する方式
と、クロック信号とデータとを分離し、別々の伝送路を
用いて送受信する方式とがあった。
号とデータとを１本の伝送路に重畳して送受信する方式
と、クロック信号とデータとを分離し、別々の伝送路を
用いて送受信する方式とがあった。
この１本の伝送路に重畳する方式は、一般的に何等かの
符号化を行う必要があり、広く用いられている符号とし
ては、ＣＭＩ符号がある。
符号化を行う必要があり、広く用いられている符号とし
ては、ＣＭＩ符号がある。
第６図は２値信号からなるデータをＣＭＩ符号化した例
を示している。
を示している。
また、別々の伝送路を用いる場合は、データを符号化す
る必要はなく、クロックとデータとを同期させてデータ
をそのまま送信すればよく、その例を第７図に示す。
る必要はなく、クロックとデータとを同期させてデータ
をそのまま送信すればよく、その例を第７図に示す。
第６図に示したＣＭＩ符号の場合、送信側におけるＣＭ
Ｉ符号への変調は比較的簡単であり、簡単な論理回路で
実現できるが、受信側におけるＣＭｌ符号の復調のため
には、受信側で自走のクロック回路を持ち受信信号と同
期させてクロック信号を抽出する必要がある。
Ｉ符号への変調は比較的簡単であり、簡単な論理回路で
実現できるが、受信側におけるＣＭｌ符号の復調のため
には、受信側で自走のクロック回路を持ち受信信号と同
期させてクロック信号を抽出する必要がある。
このクロック信号の抽出には、受信回路において、自走
クロック回路やコンデンサ等のアナログ回路を必要とし
、受信回路が複雑化、大型化する欠点があった。
クロック回路やコンデンサ等のアナログ回路を必要とし
、受信回路が複雑化、大型化する欠点があった。
また、第７図に示したクロック信号とデータとを分離伝
送する方式の場合、送信および受信部には変調復調回路
を必要としないが、クロック信号送受信用に別途伝送路
を必要とするため、第６図のＣＭＩ符号化の場合に比べ
て、伝送路が２倍必要となる。さらに、高速伝送の場合
、送信受信素子や伝送路の遅延時間のばらつきにより、
クロック信号とデータとの位相のずれが生じ、受信回路
におけるデータのラッチ条件がタイミング的に満足でき
なくなる問題があった。
送する方式の場合、送信および受信部には変調復調回路
を必要としないが、クロック信号送受信用に別途伝送路
を必要とするため、第６図のＣＭＩ符号化の場合に比べ
て、伝送路が２倍必要となる。さらに、高速伝送の場合
、送信受信素子や伝送路の遅延時間のばらつきにより、
クロック信号とデータとの位相のずれが生じ、受信回路
におけるデータのラッチ条件がタイミング的に満足でき
なくなる問題があった。
本発明は、これらの問題点に鑑みてなされたもので、１
本の伝送路で受信側にクロック回路を必要とせずに、送
受信回路の小型経済化を図ることができる符号化方式を
提供することを目的とする。
本の伝送路で受信側にクロック回路を必要とせずに、送
受信回路の小型経済化を図ることができる符号化方式を
提供することを目的とする。
本発明は１．データの２値信号を時間幅の異なる単極性
パルス波形に符号化する符号化方式において、１ビット
の符号時間内にハイレベルからロウレベルへ変化する二
つの時間位置を設定し、データの「０」はこの二つの時
間位置のうちの一方を、データの「１」はこの二つの時
間位置のもう一方に対応させることを特徴とする。
パルス波形に符号化する符号化方式において、１ビット
の符号時間内にハイレベルからロウレベルへ変化する二
つの時間位置を設定し、データの「０」はこの二つの時
間位置のうちの一方を、データの「１」はこの二つの時
間位置のもう一方に対応させることを特徴とする。
２値のデータをＲＺ符号形式で符号化し、１ビットの符
号時間内のパルスの立ち下がりの時間位置を２カ所設定
し、一方を論理「０」に、もう一方を論理「１」に対応
させる符号化を行う。
号時間内のパルスの立ち下がりの時間位置を２カ所設定
し、一方を論理「０」に、もう一方を論理「１」に対応
させる符号化を行う。
これにより、パルスの立ち上がりがクロック信号に対応
しているので、この立ち上がりを受信側でみればよく、
クロック信号を別に伝送する必要はない。
しているので、この立ち上がりを受信側でみればよく、
クロック信号を別に伝送する必要はない。
［実施例〕
以下、本発明の一実施例を図面を参照して説明する。
第１図は、本発明の符号化例を示したものである。符号
化則は次のとおりである。
化則は次のとおりである。
すなわち、データ「０」の場合は、１ビットの前３分の
１の時間だけ論理「１」とし、残りの３分の２の時間を
論理ｒＯＪとする。一方、データｒｌＪの場合は、１ビ
ットの前３分の２の時間だけ論理「１」とし、残りの３
分の１の時間を論理「０」とする。
１の時間だけ論理「１」とし、残りの３分の２の時間を
論理ｒＯＪとする。一方、データｒｌＪの場合は、１ビ
ットの前３分の２の時間だけ論理「１」とし、残りの３
分の１の時間を論理「０」とする。
第２図は本発明の符号化方式を実現する変調回路を示す
。
。
第２図においてＳＥＬはセレクタであり、Ａはセレクタ
ＳＥＬの入力Ｏへの入力信号、Ｂは同じくセレクタＳＥ
Ｌの入力ｌへの入力信号、ＣはセレクタＳＥＬの切替端
子への入力信号、ＤはセレクタＳＥＬの出力信号である
。
ＳＥＬの入力Ｏへの入力信号、Ｂは同じくセレクタＳＥ
Ｌの入力ｌへの入力信号、ＣはセレクタＳＥＬの切替端
子への入力信号、ＤはセレクタＳＥＬの出力信号である
。
入力信号Ｃが変調前のデータであり、出力信号りが変調
後のデータであってこれが伝送路に出力される。
後のデータであってこれが伝送路に出力される。
第３図にその入出力波形例のタイムチャートを示す。
第４図は本発明の符号化則により変調されたデータを復
調する回路を示し、第５図はその入出力波形例である。
調する回路を示し、第５図はその入出力波形例である。
第４図において、ＦＦはラッチ回路、ＣＰはラッチ回路
ＦＦのクロック入力端子、ＤＩは同じくデータ入力端子
、Ｄｏは同じ＜ＦＦのデータ出力端子である。また、Ｄ
Ｌは遅延回路であり、２分の１ビット分だけ固定的に遅
延させている。Ｄ′は第２図の変調回路から出力された
入力信号であり、Ｃ′はラッチ回路ＦＦから出力された
出力信号である。
ＦＦのクロック入力端子、ＤＩは同じくデータ入力端子
、Ｄｏは同じ＜ＦＦのデータ出力端子である。また、Ｄ
Ｌは遅延回路であり、２分の１ビット分だけ固定的に遅
延させている。Ｄ′は第２図の変調回路から出力された
入力信号であり、Ｃ′はラッチ回路ＦＦから出力された
出力信号である。
ランチ回路ＦＦでは、入力端子ＣＰに供給されるパルス
の立ち上がりエツジで入力端子ＤＩに入力したデータを
ラッチする。したがって、入力端子ＣＰの信号が立ち上
がりエツジの時間位置においては、データが「１」符号
化されていれば論理ｒｌＪとなり、データが「０」に符
号化されていれば論理ｒＯＪとなる。したがって、出力
信号Ｃ′は入力信号Ｄ′が復調されたデータとなり、所
望の機能が実現できる。
の立ち上がりエツジで入力端子ＤＩに入力したデータを
ラッチする。したがって、入力端子ＣＰの信号が立ち上
がりエツジの時間位置においては、データが「１」符号
化されていれば論理ｒｌＪとなり、データが「０」に符
号化されていれば論理ｒＯＪとなる。したがって、出力
信号Ｃ′は入力信号Ｄ′が復調されたデータとなり、所
望の機能が実現できる。
以上説明したように、本発明では、変調、復調が単純な
論理回路で構成でき、ＣＭｆ符号の場合に必要な自走の
クロック回路を必要とせず、複錐なりロック信号抽出用
のアナログ回路を必要としないので、送受信回路の小型
化、経済化を実現できる。
論理回路で構成でき、ＣＭｆ符号の場合に必要な自走の
クロック回路を必要とせず、複錐なりロック信号抽出用
のアナログ回路を必要としないので、送受信回路の小型
化、経済化を実現できる。
第１図は本発明一実施例の符号化則を示すタイムチャー
ト。 第２図は本発明実施例の変調回路を示す図。 第３図は変調回路の入出力波形を示すタイムチャート。 第４図は本発明実施例の復調回路を示す図。 第５図は復調回路の入出力波形を示すタイムチャート。 第６図はＣＭＩ符号のタイムチャート。 第７図はクロック信号とデータとを別々に伝送する例の
タイムチャート。 ＳＥＬ・・・セレクタ、ＦＦ・・・ランチ回路、ＤＬ・
・・遅延回路。 特許出願人日本電気株式会社 −１ 代理人 弁理士 井 出 直 孝、 Ｎ１図 実施例を調タイムチャート １３図 ＦＦ 実施例復調回路 実施例復調タイムチャート 第５図
ト。 第２図は本発明実施例の変調回路を示す図。 第３図は変調回路の入出力波形を示すタイムチャート。 第４図は本発明実施例の復調回路を示す図。 第５図は復調回路の入出力波形を示すタイムチャート。 第６図はＣＭＩ符号のタイムチャート。 第７図はクロック信号とデータとを別々に伝送する例の
タイムチャート。 ＳＥＬ・・・セレクタ、ＦＦ・・・ランチ回路、ＤＬ・
・・遅延回路。 特許出願人日本電気株式会社 −１ 代理人 弁理士 井 出 直 孝、 Ｎ１図 実施例を調タイムチャート １３図 ＦＦ 実施例復調回路 実施例復調タイムチャート 第５図
Claims (1)
- （１）データの２値信号を時間幅の異なる単極性パルス
波形に符号化する符号化方式において、１ビットの符号
時間内にハイレベルからロウレベルへ変化する二つの時
間位置を設定し、 データの「０」はこの二つの時間位置のうちの一方を、
データの「１」はこの二つの時間位置のもう一方に対応
させる ことを特徴とするデータ符号化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9948887A JPS63263829A (ja) | 1987-04-21 | 1987-04-21 | デ−タ符号化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9948887A JPS63263829A (ja) | 1987-04-21 | 1987-04-21 | デ−タ符号化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263829A true JPS63263829A (ja) | 1988-10-31 |
Family
ID=14248689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9948887A Pending JPS63263829A (ja) | 1987-04-21 | 1987-04-21 | デ−タ符号化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263829A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012060793A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 電力変換器制御装置 |
-
1987
- 1987-04-21 JP JP9948887A patent/JPS63263829A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012060793A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 電力変換器制御装置 |
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