JPS63254818A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS63254818A JPS63254818A JP62089489A JP8948987A JPS63254818A JP S63254818 A JPS63254818 A JP S63254818A JP 62089489 A JP62089489 A JP 62089489A JP 8948987 A JP8948987 A JP 8948987A JP S63254818 A JPS63254818 A JP S63254818A
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- Japan
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- delay
- signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル回路において遅延量を制御すること
のできる遅延回路に関するものである。
のできる遅延回路に関するものである。
従来の技術
近年、デジタル技術の進歩により、複数のクロック信号
を使用することが多（、これに遅延量の制御可能な遅延
回路が用いられる。
を使用することが多（、これに遅延量の制御可能な遅延
回路が用いられる。
以下、図面を参照しながら、従来の遅延回路の一例を第
７図に示し、同回路各部における信号波形を第８図ａ−
ｄに示す。入力端子１に第８図ａに示す信号を入力し、
可変抵抗およびスイッチを含む選択回路１０において端
子５に入力される所定基準信号ｅの０”あるいは”１″
を印加することにより選択された２つの内の一方の抵抗
とコンデンサ１２とからなる低域ろ波回路を経て、ノー
ド１１の信号すがインバータ１３に入力される。このと
き、その信号すは、レベル変動の過渡部がなまった波形
になる。デジタル回路で周知のインバータ１３は入力信
号の論理レベルが“０ルベルから上昇し、一定のしきい
値（たとえば、Ｃ−ＭＯ８回路の場合、一般に“Ｏ”レ
ベルと、“１″レベルの中点レベル）を越えた時点で出
力が”１”レベルから“０“レベルに変わり、入力信号
が”ｌ”レベルから下降し、しきい値より低くなった時
点で出力が０“レベルから−１“レベルに変わるような
特性を有する。したがって、信号すはインバータ１３に
入力されて、第８図Ｃに示す出力波形となり、さらに、
インバータ１４で第８図ｄのような反転信号になり、信
号位相（論理レベルが変化する位相）が入力信号ａから
遅延する。ここで、選択回路１０において選択できる抵
抗の抵抗値を変化させることにより、遅延量をある程度
自由に調整することができる。
７図に示し、同回路各部における信号波形を第８図ａ−
ｄに示す。入力端子１に第８図ａに示す信号を入力し、
可変抵抗およびスイッチを含む選択回路１０において端
子５に入力される所定基準信号ｅの０”あるいは”１″
を印加することにより選択された２つの内の一方の抵抗
とコンデンサ１２とからなる低域ろ波回路を経て、ノー
ド１１の信号すがインバータ１３に入力される。このと
き、その信号すは、レベル変動の過渡部がなまった波形
になる。デジタル回路で周知のインバータ１３は入力信
号の論理レベルが“０ルベルから上昇し、一定のしきい
値（たとえば、Ｃ−ＭＯ８回路の場合、一般に“Ｏ”レ
ベルと、“１″レベルの中点レベル）を越えた時点で出
力が”１”レベルから“０“レベルに変わり、入力信号
が”ｌ”レベルから下降し、しきい値より低くなった時
点で出力が０“レベルから−１“レベルに変わるような
特性を有する。したがって、信号すはインバータ１３に
入力されて、第８図Ｃに示す出力波形となり、さらに、
インバータ１４で第８図ｄのような反転信号になり、信
号位相（論理レベルが変化する位相）が入力信号ａから
遅延する。ここで、選択回路１０において選択できる抵
抗の抵抗値を変化させることにより、遅延量をある程度
自由に調整することができる。
したがって、第７図の遅延回路を用いて入力信号ａある
いは第８図ｅに示すような所定基準信号に対して信号位
相遅延時間ｔｄが調整された出力信号ｄを得ることがで
きる。
いは第８図ｅに示すような所定基準信号に対して信号位
相遅延時間ｔｄが調整された出力信号ｄを得ることがで
きる。
発明が解決しようとする問題点
しかしながら、上記のような構成では、抵抗あるいは可
変抵抗、コンデンサの外付が必要であるという問題点が
あり、さらに、フィードバックループを有していないた
め遅延量の微調整が難かしく遅延量を外部からの測定に
より選択していた。
変抵抗、コンデンサの外付が必要であるという問題点が
あり、さらに、フィードバックループを有していないた
め遅延量の微調整が難かしく遅延量を外部からの測定に
より選択していた。
本発明は上記従来の問題点を解決するもので、内部回路
のみで遅延量を任意に制御することのできる回路を提供
することを目的とする。
のみで遅延量を任意に制御することのできる回路を提供
することを目的とする。
問題点を解決するための手段
この目的を達成するために、本発明の遅延回路は、直流
電圧により遅延量可変な遅延回路、この遅延回路の出力
および所定基準信号を入力して前記遅延回路の遅延量を
検出する検知回路および前記検知回路の出力を直流電圧
に変換して前記遅延回路に加える制御回路を備えたもの
である。
電圧により遅延量可変な遅延回路、この遅延回路の出力
および所定基準信号を入力して前記遅延回路の遅延量を
検出する検知回路および前記検知回路の出力を直流電圧
に変換して前記遅延回路に加える制御回路を備えたもの
である。
作用
この構成によって内部回路のみで遅延量の変化を検知し
、この検知した信号によって、その遅延量を自在に制御
することができる。
、この検知した信号によって、その遅延量を自在に制御
することができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例のブロック図を示すものであ
る。第１図において、１は入力端子、２０は遅延回路、
３は遅延回路の出力線、３０は遅延検知回路、２は基準
信号の入力端子、４は遅延検知回路の出力信号線、４０
は直流電圧変換回路、５は直流電圧変換回路の出力信号
線である。
る。第１図において、１は入力端子、２０は遅延回路、
３は遅延回路の出力線、３０は遅延検知回路、２は基準
信号の入力端子、４は遅延検知回路の出力信号線、４０
は直流電圧変換回路、５は直流電圧変換回路の出力信号
線である。
以上のように構成された本実施例の動作について、以下
、第２図、第３図を用いて説明をおこなう。第２図は本
発明の一実施例の回路構成図、第３図ａ−ｅは第２図の
各部波形図である。図中、第７図と同一の機能を有する
ものには同一番号を付す。
、第２図、第３図を用いて説明をおこなう。第２図は本
発明の一実施例の回路構成図、第３図ａ−ｅは第２図の
各部波形図である。図中、第７図と同一の機能を有する
ものには同一番号を付す。
第２図において、入力端子１および同２に対して、それ
ぞれ、第３図ａの入力信号および同図ｅの基準信号を加
える。第２図中、破線内の遅延回路２０は直流電圧によ
り遅延量の変化する回路１０と、コンデンサ１２．イン
バータ１３．インバータ１４からなり、遅延回路２０の
出力線３は、フリップフロップで構成される遅延検知回
路３０のデータ入力に接続される。遅延検知回路３０の
出力線、すなわち、フリップフロップのＱ出力線は、直
流電圧変換回路４０の入力に接続される。ここで直流電
圧変換回路４０は、破線内に示すように、入力およびそ
の反転信号で駆動される一対のスイッチ回路と、定電流
回路とで構成されている。
ぞれ、第３図ａの入力信号および同図ｅの基準信号を加
える。第２図中、破線内の遅延回路２０は直流電圧によ
り遅延量の変化する回路１０と、コンデンサ１２．イン
バータ１３．インバータ１４からなり、遅延回路２０の
出力線３は、フリップフロップで構成される遅延検知回
路３０のデータ入力に接続される。遅延検知回路３０の
出力線、すなわち、フリップフロップのＱ出力線は、直
流電圧変換回路４０の入力に接続される。ここで直流電
圧変換回路４０は、破線内に示すように、入力およびそ
の反転信号で駆動される一対のスイッチ回路と、定電流
回路とで構成されている。
フリップフロップで構成される遅延検知回路３０では、
遅延回路２０の出力線３の信号と端子２への基準信号と
により遅延量の差に応じて、“１“レベルの期間と“０
”レベルの期間の割合が変化し、出力線３の信号が入力
端子２の基準信号に対して早い場合は、“１“レベルと
なり、出力線３の信号が基準信号に対して遅れている場
合は”０”レベルとなる。そして、この遅延検知回路３
０の出力信号線４を直流電圧変換回路４０に入力接続す
ることで、遅延量の変化を直流電圧に変換し、これを出
力信号線５に出力する。直流電圧変換回路４０の定電流
回路に入力される信号が中間電位である場合、スイッチ
回路のトランジスタの抵抗が高くなり、容量に十分な電
荷を蓄えることができないため、定電流回路の機能が不
十分となり、出力信号の直流電圧の値に誤差が生じるこ
とから、可変抵抗の制御を正確に行うためには、°１″
レベルと”０”レベルが存在するデジタル信号である必
要がある。さらに安定した出力レベルを確保するために
は、遅延検知回路３０をスタティックフリップフロップ
構成にして、入力振幅に対する出力振幅の比、すなわち
ゲインを上げる。直流電圧変換回路４０の出力信号は、
遅延回路２０内の可変抵抗１０の抵抗制御電圧として用
いる。ここで可変抵抗１０として、制御電圧によりその
導通抵抗値が可変できるような可変抵抗素子あるいは、
可変抵抗回路を用いる。このような可変抵抗回路の一例
を第４図に示す。この回路はＮチャネルＭＯＳトランジ
スタであり、Ｓ。
遅延回路２０の出力線３の信号と端子２への基準信号と
により遅延量の差に応じて、“１“レベルの期間と“０
”レベルの期間の割合が変化し、出力線３の信号が入力
端子２の基準信号に対して早い場合は、“１“レベルと
なり、出力線３の信号が基準信号に対して遅れている場
合は”０”レベルとなる。そして、この遅延検知回路３
０の出力信号線４を直流電圧変換回路４０に入力接続す
ることで、遅延量の変化を直流電圧に変換し、これを出
力信号線５に出力する。直流電圧変換回路４０の定電流
回路に入力される信号が中間電位である場合、スイッチ
回路のトランジスタの抵抗が高くなり、容量に十分な電
荷を蓄えることができないため、定電流回路の機能が不
十分となり、出力信号の直流電圧の値に誤差が生じるこ
とから、可変抵抗の制御を正確に行うためには、°１″
レベルと”０”レベルが存在するデジタル信号である必
要がある。さらに安定した出力レベルを確保するために
は、遅延検知回路３０をスタティックフリップフロップ
構成にして、入力振幅に対する出力振幅の比、すなわち
ゲインを上げる。直流電圧変換回路４０の出力信号は、
遅延回路２０内の可変抵抗１０の抵抗制御電圧として用
いる。ここで可変抵抗１０として、制御電圧によりその
導通抵抗値が可変できるような可変抵抗素子あるいは、
可変抵抗回路を用いる。このような可変抵抗回路の一例
を第４図に示す。この回路はＮチャネルＭＯＳトランジ
スタであり、Ｓ。
Ｄ、ＧはそれぞれＭＯＳ トランジスタのソース。
ドレイン、ゲート端子である。ゲート１５に適切な電圧
を印加することで端子１６．１７間の導通抵抗を可変で
きる。
を印加することで端子１６．１７間の導通抵抗を可変で
きる。
第５図に本発明の他の一実施例の回路構成図、第６図ａ
−ｋに第５図の各部波形図を示す。図中、第７図ないし
は第２図と同一の機能のものには同一番号を付す。第５
図における遅延回路２０の構成を以下に示す。第５図の
遅延回路２０において第１のインバータ２１と、Ｎチャ
ネルＭＯＳトランジスタのソースに可変抵抗回路１０ａ
を接続した第２のインバータ２２と、第３のインバータ
２３と、第４のインバータ２４と、ＮチャネルＭＯＳト
ランジスタのソースに、可変抵抗回路１０ｂを接続した
第５のインバータ２５、および第６のインバータ２６と
で構成され、可変抵抗回路１０ａ、１０ｂには直流電圧
変換回路４０から抵抗値制御電圧が印加され、これらの
可変抵抗回路１０ａ、１０ｂの他端は接地される。
−ｋに第５図の各部波形図を示す。図中、第７図ないし
は第２図と同一の機能のものには同一番号を付す。第５
図における遅延回路２０の構成を以下に示す。第５図の
遅延回路２０において第１のインバータ２１と、Ｎチャ
ネルＭＯＳトランジスタのソースに可変抵抗回路１０ａ
を接続した第２のインバータ２２と、第３のインバータ
２３と、第４のインバータ２４と、ＮチャネルＭＯＳト
ランジスタのソースに、可変抵抗回路１０ｂを接続した
第５のインバータ２５、および第６のインバータ２６と
で構成され、可変抵抗回路１０ａ、１０ｂには直流電圧
変換回路４０から抵抗値制御電圧が印加され、これらの
可変抵抗回路１０ａ、１０ｂの他端は接地される。
以上のように構成された遅延回路２０の動作について説
明する。ここでは簡単のため、各インバータにおける遅
延はないものとする。
明する。ここでは簡単のため、各インバータにおける遅
延はないものとする。
入力端子１より印加された信号は、第６図のａであり、
第１のインバータ２１で反転した信号は第６図のｂとな
り、この出力信号を第２のインバータ２２に入力する。
第１のインバータ２１で反転した信号は第６図のｂとな
り、この出力信号を第２のインバータ２２に入力する。
ここで可変抵抗回路１０ａに印加される抵抗値制御電圧
により、インバータ２２のＮチャネルＭＯＳトランジス
タのソースと接地点との間に所定の抵抗をもつ。このた
め、第２のインバータ２２の出力の立ち上がりは、Ｐヂ
ャネルＭＯ８）ランジスタにより急峻に充電されるため
、早く立ち上がるが、立ち下がりは可変抵抗回路ＩＱａ
によりある傾斜をもって立ち下がる。これが第６図のＣ
の波形である。第３および第４のインバータ２３．２４
で波形整形された信号は、第５のインバータ２５の入力
となり、第２のインバータ２２の動作と同じようにして
、今度は反対側のエツジが傾斜をもつ。これが第６図ｆ
の波形である。この波形は第６のインバータ２６により
波形整形されて、第６図のｇの波形となり、これが第５
図における出力線３の信号となる。
により、インバータ２２のＮチャネルＭＯＳトランジス
タのソースと接地点との間に所定の抵抗をもつ。このた
め、第２のインバータ２２の出力の立ち上がりは、Ｐヂ
ャネルＭＯ８）ランジスタにより急峻に充電されるため
、早く立ち上がるが、立ち下がりは可変抵抗回路ＩＱａ
によりある傾斜をもって立ち下がる。これが第６図のＣ
の波形である。第３および第４のインバータ２３．２４
で波形整形された信号は、第５のインバータ２５の入力
となり、第２のインバータ２２の動作と同じようにして
、今度は反対側のエツジが傾斜をもつ。これが第６図ｆ
の波形である。この波形は第６のインバータ２６により
波形整形されて、第６図のｇの波形となり、これが第５
図における出力線３の信号となる。
以上のように、第５図の遅延回路においては、第２図と
同じ（、フリップフロップ構成の遅延検知回路３０で基
準信号との遅延量を検知し、直流電圧変換回路４０で遅
延量の変化を直流電圧に変換し、その変換された直流電
圧を可変抵抗回路ｌＯに印加する抵抗制御信号とするこ
とで、入力信号に遅延をかけることができる。
同じ（、フリップフロップ構成の遅延検知回路３０で基
準信号との遅延量を検知し、直流電圧変換回路４０で遅
延量の変化を直流電圧に変換し、その変換された直流電
圧を可変抵抗回路ｌＯに印加する抵抗制御信号とするこ
とで、入力信号に遅延をかけることができる。
発明の効果
本発明によれば、簡単な回路構成で遅延量を制御できる
遅延回路を構成することができる。また、この回路構成
は、集積回路化に適し、工業的価値は大である。
遅延回路を構成することができる。また、この回路構成
は、集積回路化に適し、工業的価値は大である。
第１図は本発明による遅延回路の一実施例のブロック図
、第２図は本発明による遅延回路の□回路構成図、第３
図ａ−ａは第２図の各部波形図、第４図は一実施例中の
可変抵抗回路の回路図、第５図は本発明による他の一実
施例の構成図、第６図ａ−には第５図の各部波形図、第
７図は従来例の遅延検知回路の構成図、第８図ａ−ｅは
第７図の各部波形図である。 １０．１０ａ、１０ｂ−−・−・可変抵抗回路、１２・
・・・・・コンデンサ、１３・・・・・・インバータ、
１４・・・・・・インバータ、３０・・・・・・遅延検
知回路、４０・・・・・・直流電圧変換回路、２０・・
・・・・遅延回路。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 Ｌ Ｊ 第６図
、第２図は本発明による遅延回路の□回路構成図、第３
図ａ−ａは第２図の各部波形図、第４図は一実施例中の
可変抵抗回路の回路図、第５図は本発明による他の一実
施例の構成図、第６図ａ−には第５図の各部波形図、第
７図は従来例の遅延検知回路の構成図、第８図ａ−ｅは
第７図の各部波形図である。 １０．１０ａ、１０ｂ−−・−・可変抵抗回路、１２・
・・・・・コンデンサ、１３・・・・・・インバータ、
１４・・・・・・インバータ、３０・・・・・・遅延検
知回路、４０・・・・・・直流電圧変換回路、２０・・
・・・・遅延回路。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 Ｌ Ｊ 第６図
Claims (2)
- （１）直流電圧により遅延量可変な遅延回路、この遅延
回路の出力および所定基準信号を入力して前記遅延回路
の遅延量を検出する検知回路および前記検知回路の出力
を直流電圧に変換して前記遅延回路に加える制御回路を
そなえた遅延回路。 - （２）検知回路がフリップフロップにより構成された特
許請求の範囲第（１）項に記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089489A JPS63254818A (ja) | 1987-04-10 | 1987-04-10 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089489A JPS63254818A (ja) | 1987-04-10 | 1987-04-10 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63254818A true JPS63254818A (ja) | 1988-10-21 |
Family
ID=13972162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62089489A Pending JPS63254818A (ja) | 1987-04-10 | 1987-04-10 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63254818A (ja) |
-
1987
- 1987-04-10 JP JP62089489A patent/JPS63254818A/ja active Pending
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