JPS63253641A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体によって構成される半導体装置の
製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device made of a compound semiconductor.
［従来の技術］
近年、高周波特性や高速性などの点から、ガリウムヒ素
（Ｇａ ＡＳ ） 、ガリウムリン（Ｇａ Ｐ）などの
化合物半導体が注目されている。この化合物半導体を素
材とする半導体装置は、従来のシリコンとほぼ同様な工
程を経て製造される。すなわち、化合物半導体結晶から
半導体ウェーハが切り出され、この半導体ウェーハの上
面に公知の技術で集積回路が形成された後、ダイシング
によって各半導体チップに分割される。そして、パッケ
ージへの半導体チップのグイボンディング工程、ワイヤ
ホンディング工程、封止工程等を経た後、半導体装置が
製造される。[Prior Art] In recent years, compound semiconductors such as gallium arsenide (Ga AS ) and gallium phosphide (Ga P) have attracted attention from the viewpoint of high frequency characteristics and high speed performance. Semiconductor devices made from this compound semiconductor are manufactured through almost the same process as conventional silicon. That is, a semiconductor wafer is cut out from a compound semiconductor crystal, an integrated circuit is formed on the upper surface of the semiconductor wafer by a known technique, and then the semiconductor wafer is divided into semiconductor chips by dicing. Then, after the semiconductor chip is subjected to a bonding process, a wire bonding process, a sealing process, etc. of the semiconductor chip to the package, a semiconductor device is manufactured.
（発明が解決しようとする問題点）
しかしながら、化合物半導体は一般に襞間性が強いため
、製造工程で大きな外力が作用するとりラックやチッピ
ングを生じ、その電気特性を劣化させ、不良品発生率が
高くなっている。特に、半導体ウェーハから分割された
各半導体チップをパッケージにグイボンディングする際
には、エキスパンドテープからの剥離を行うために突き
上げピンが下方から当接し、この応力で半導体チップに
割れを生じる率が高いものとなっている。(Problem to be solved by the invention) However, since compound semiconductors generally have strong interfold properties, large external forces act on them during the manufacturing process, causing racking and chipping, which deteriorates their electrical properties and increases the incidence of defective products. It's getting expensive. In particular, when each semiconductor chip divided from a semiconductor wafer is bonded to a package, push-up pins contact from below to separate it from the expanding tape, and this stress has a high probability of cracking the semiconductor chip. It has become a thing.
また、化合物半導体は熱伝導率がシリコンよりも小さく
（例えばシリコンの熱伝導率が１．５Ｗ／ｃｍ−ｄｅｇ
でおるのに対し、ガリウムヒ素は０、４６Ｗ／ｃｍ−ｄ
ｅｇ ＞ 、高速動作させると大きな発熱があるため、
急速冷却を目的としてチップを薄くする傾向にある。従
って、上記のクラックやデツピング、割れなどの発生危
険率が、シリコンの場合に比へてさらに大きくなってい
る。Also, compound semiconductors have lower thermal conductivity than silicon (for example, silicon has a thermal conductivity of 1.5 W/cm-deg).
In contrast, gallium arsenide has a power of 0.46 W/cm-d.
eg>, high-speed operation generates a large amount of heat,
The trend is to make chips thinner for rapid cooling. Therefore, the risk of occurrence of the above-mentioned cracks, dips, cracks, etc. is higher than in the case of silicon.
そこで本発明は、化合物半導体チップの割れなどを抑制
し、不良率を低減させることのできる半導体装置の”１
Ｍ方法を提供することを目的とする。Therefore, the present invention provides a "1" method for semiconductor devices that can suppress cracks in compound semiconductor chips and reduce the defective rate.
The purpose of this invention is to provide an M method.
（問題点を解決するための手段〕
本発明に係る半導体装置の製造方法は、化合物半導体ウ
ェーハの下面に強度の大ぎな補強板をボンディングし、
このホンディングにより一体化したウェーハをデツプご
とに分割したことを特徴とする。(Means for Solving the Problems) A method for manufacturing a semiconductor device according to the present invention includes bonding a reinforcing plate with high strength to the lower surface of a compound semiconductor wafer,
It is characterized by dividing the wafer integrated by this honding into each depth.
［作用］
本発明に係る半導体装置は、以上のように構成されるの
で、補強板は化合物半導体ウェーハの強度を高め、従っ
て分割後の半導体チップの強度をも高めるように作用す
る。[Function] Since the semiconductor device according to the present invention is configured as described above, the reinforcing plate acts to increase the strength of the compound semiconductor wafer and therefore also increases the strength of the semiconductor chips after being divided.
以下、添付図面を参照して本発明の詳細な説明する。 Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
第１図は実施例におけるウェーハのホンディング工程か
らダイシング工程までを示すものである。FIG. 1 shows the steps from the wafer honding process to the dicing process in this embodiment.
化合物半導体ウェーハ１はガリウムヒ素（Ｇａ Ａｓ
） 、ガリウムリン（Ｇａ Ｐ） 、インジウムリン（
ＩｎＰ）などの化合物半導体を結晶成長させた後、これ
を一定の厚さに切り出すことによって形成されている。The compound semiconductor wafer 1 is made of gallium arsenide (GaAs
), gallium phosphide (GaP), indium phosphide (
It is formed by growing a crystal of a compound semiconductor such as InP and then cutting it to a certain thickness.
この化合物半導体ウェーハ１の上面には、後のダイシン
グにより個々半導体チップに分割されるべき回路パター
ン（図示しない。）が形成されている。かかる化合物半
導体ウェーハ１は当初は比較的厚く形成されているが、
回路パターンの形成の後または形成の前に、裏面がグラ
インダなどによって切削されて薄くなっている。例えば
、ガリウムヒ素（Ｇａ ＡＳ ）からなる半導体ウェー
ハの場合には、約６２０μｍから約２００μｍ程度にま
で削られる。A circuit pattern (not shown) to be divided into individual semiconductor chips by later dicing is formed on the upper surface of this compound semiconductor wafer 1. Although such a compound semiconductor wafer 1 is initially formed relatively thick,
After or before the formation of the circuit pattern, the back surface is thinned by cutting with a grinder or the like. For example, in the case of a semiconductor wafer made of gallium arsenide (Ga AS ), it is ground from about 620 μm to about 200 μm.
このように薄く削成された化合物半導体ウェーハ１の裏
面全体には、第１図（ａ）の如くボンディングメタル３
の層が形成される。ボンディングメタル３としては、３
００℃前後で熱溶融する合金が選択され、例えば融点が
約２８０’Ｃの金と錫の合金や、融点が約３５６℃の金
とゲルマニウムの合金などが使用される。ここで一般に
、３００℃以上の温度では化合物半導体チップの特性が
劣化することから、ボンディングメタルとしては低融点
の金錫合金が好ましい。As shown in FIG. 1(a), a bonding metal 3 is applied to the entire back surface of the compound semiconductor wafer 1 that has been thinly ground in this manner.
layers are formed. As bonding metal 3, 3
An alloy that melts at around 00° C. is selected, such as an alloy of gold and tin with a melting point of about 280° C. or an alloy of gold and germanium with a melting point of about 356° C., for example. Generally, since the characteristics of a compound semiconductor chip deteriorate at a temperature of 300° C. or higher, a gold-tin alloy with a low melting point is preferable as the bonding metal.
化合物半導体ウェーハ１はこのボンディングメタル３を
接着剤として、第１図（ｂ）の如く補強板４に接着され
て一体化される。このとき、補強板４が例えばシリコン
ウェーハである場合には、ボンディングメタル３をＡｌ
ｌ ３ｎとしたときにシリコンウェーハに
Ａｌｌ膜を形成しておけば、ボンディングを良好に行な
うことができる。The compound semiconductor wafer 1 is bonded and integrated with the reinforcing plate 4 using the bonding metal 3 as an adhesive as shown in FIG. 1(b). At this time, if the reinforcing plate 4 is, for example, a silicon wafer, the bonding metal 3 is made of Al.
If an All film is formed on the silicon wafer when l 3n, bonding can be performed well.
補強板４は半導体ウェーハ１に使用された化合物半導体
よりも強度の大きな素材が使用される。The reinforcing plate 4 is made of a material stronger than the compound semiconductor used for the semiconductor wafer 1.
例えば、化合物半導体がガリウムヒ素（Ｇａ Ａｓ ）
やガリウムリン（Ｇａ Ｐ）などの場合にはシリコン（
Ｓｉ）が良好であり、このものはダイシング装置のブレ
ードによって容易に切断される。なお、補強板４は化合
物半導体ウェーハ１よりも径の大きなものが使用され（
第１図（ａ＞図示）、例えば化合物半導体ウェーハ１が
直径３インチであれば、補強板４としてのシリコンウェ
ーハは直径４インチ程度が良好であ′る。また、補強板
４の厚さは半導体ウェーハ２の保護が可能なように設定
され、例えば３００〜５００μｍの範囲で適宜に変更す
ることができる。For example, the compound semiconductor is gallium arsenide (GaAs).
and gallium phosphide (GaP), silicon (
Si) is good and can be easily cut by the blade of a dicing machine. Note that the reinforcing plate 4 used has a diameter larger than that of the compound semiconductor wafer 1 (
As shown in FIG. 1 (a>illustration), for example, if the compound semiconductor wafer 1 has a diameter of 3 inches, the silicon wafer serving as the reinforcing plate 4 preferably has a diameter of about 4 inches. Further, the thickness of the reinforcing plate 4 is set so as to be able to protect the semiconductor wafer 2, and can be changed as appropriate within the range of, for example, 300 to 500 μm.
このようにして、化合物事３４体ウェーハ１はつ工−ハ
状態のままで補強板４と一体化されることにより、クラ
ックが生じにくくなる。特に、これらの裏側からの衝撃
や外力に対しては、補強板４が衝撃等を受けることによ
って半導体ウェーハ１が保護されるので、化合物半導体
ウェーハ１がハ１れにくくなる利点がある。In this way, the 34 compound wafers 1 are integrated with the reinforcing plate 4 while remaining in the machining state, making it difficult for cracks to occur. In particular, since the semiconductor wafer 1 is protected from the impact and external force from the backside by the reinforcement plate 4 receiving the impact, there is an advantage that the compound semiconductor wafer 1 is less likely to chip.
このＪ：うに半導体ウェーハ１と補強板４とが一体化さ
れたウェーハの底面には、第１図（ｂ）の如くエキスバ
ンドテープ５が貼着され、同図（Ｃ）の如くダイシング
が行われる。ダイシングはまず、ダイシング装置のブレ
ード（図示Ｕず。）によって化合物半導体ウェーハ１に
対し半導体チップごとのダイシング溝６を形成すること
で行われる。An expandable tape 5 is attached to the bottom of the wafer in which the J: sea urchin semiconductor wafer 1 and reinforcing plate 4 are integrated, as shown in FIG. 1(b), and dicing is performed as shown in FIG. 1(C). be exposed. Dicing is first performed by forming dicing grooves 6 for each semiconductor chip in the compound semiconductor wafer 1 using a blade of a dicing device (U in the figure).
かかるダイシング溝６は化合物半導体ウェーハ２のみな
らず、ボンディングメタル３および補強板４にも達する
ように形成される。従って、半導体チップ２は補強板４
と一体となった状態で個々に分割される。The dicing groove 6 is formed so as to reach not only the compound semiconductor wafer 2 but also the bonding metal 3 and the reinforcing plate 4. Therefore, the semiconductor chip 2 is
It is divided into individual parts in a unified state.
このダイシングの後には、エキスパンドテープ５を拡げ
て個々のチップ２／ｉ一平面的に分散させ、次にグイボ
ンディングのためのピックアップが行われる。ピックア
ップは第１図（ｄ＞の状態で突き上げピン（図示せず′
。）により個々の半導体チップ２を下方から突き上げ、
上方に位置したコレット（図示せず。）に吸着させるこ
とで行われる。After this dicing, the expandable tape 5 is spread out to disperse the individual chips 2/i in one plane, and then the chips 2/i are picked up for bonding. Place the pickup in the state shown in Figure 1 (d) with the push-up pin (not shown).
. ) to push up the individual semiconductor chips 2 from below,
This is done by adsorbing it to a collet (not shown) located above.
従って、下方から突き上げピンの突き上げによる衝撃は
半導体チップ２に作用するが、この衝撃は例えばシリコ
ンからなる補強板４に作用するので、化合物半導体部分
には直接に作用することがない。Therefore, although the impact caused by the push-up pin from below acts on the semiconductor chip 2, this impact acts on the reinforcing plate 4 made of silicon, for example, and does not directly act on the compound semiconductor portion.
従って、半導体チップ２のクラック発生が防止され、不
良率が低減する。Therefore, occurrence of cracks in the semiconductor chip 2 is prevented, and the defective rate is reduced.
コレットに吸着された半導体チップはパッケージにグイ
ボンディングされ、その後の処理が行われる。この処理
においても半導体チップ２は補強板４と一体化されたま
↓でおり、補強板４による有効な保護が行われる。The semiconductor chip adsorbed by the collet is firmly bonded to the package, and subsequent processing is performed. Even in this process, the semiconductor chip 2 remains integrated with the reinforcing plate 4, and is effectively protected by the reinforcing plate 4.
本発明は上記実施例に限定されるものではなく、種々の
変形が可能である。The present invention is not limited to the above embodiments, and various modifications are possible.
例えば、ウェーハからデツプへの分割は、ダイヤモンド
ブレード等によるダイシングに限らず、ダイヤモンドカ
ッターとゴムローラ等によるスクライビング／ブレーキ
ングによって行なってもよい。また、本発明は大ぎな径
の化合物半導体ウェーハや大型の化合物半導体チップを
用いるものに特に適しているが、ウェーハの厚さや力量
性の程度によってその事情が異なってくる。For example, the division of the wafer into depths is not limited to dicing using a diamond blade or the like, but may also be performed by scribing/braking using a diamond cutter and a rubber roller. Further, the present invention is particularly suitable for those using large-diameter compound semiconductor wafers or large-sized compound semiconductor chips, but the circumstances differ depending on the thickness of the wafer and the degree of strength.
以上、詳細に説明した通り、本発明に係る半導体装置の
製造方法によれば、化合物半導体ウェーハおよび化合物
半導体チップがにり強度の大ぎな補強板と一体化されて
いるので、各工程で作用する衝撃や外力によってもクラ
ックが生じることがなく、不良率を低減させることがで
きる効果がある。As explained above in detail, according to the method for manufacturing a semiconductor device according to the present invention, the compound semiconductor wafer and the compound semiconductor chip are integrated with the reinforcing plate having high adhesive strength, so that the reinforcing plate acts in each process. Cracks do not occur even when subjected to impact or external force, which has the effect of reducing the defective rate.
第１図は本発明の一実施例に係る工程を示すためのもの
である。
１・・・化合物半導体ウェーハ、２・・・半導体チップ
、３・・・ボンディングメタル、４・・・補強板（シリ
コンウェーハ）。FIG. 1 is for illustrating a process according to an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Compound semiconductor wafer, 2... Semiconductor chip, 3... Bonding metal, 4... Reinforcement plate (silicon wafer).
Claims (1)
下面に、この化合物半導体ウェーハよりも高強度の補強
板をボンディングし、このボンディングによつて一体化
されたウェーハをチップごとに分割することを特徴とす
る半導体装置の製造方法。 ２、前記補強板がシリコンウェーハである特許請求の範
囲第１項記載の半導体装置の製造方法。 ３、前記ボンディングに使用されるメタルが金錫合金で
ある特許請求の範囲第１項記載の半導体装置の製造方法
。[Claims] 1. A reinforcing plate with higher strength than the compound semiconductor wafer is bonded to the lower surface of the compound semiconductor wafer with an integrated circuit formed on the upper surface, and the wafer integrated by this bonding is integrated into chips. 1. A method of manufacturing a semiconductor device, characterized by dividing the semiconductor device into two parts. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the reinforcing plate is a silicon wafer. 3. The method of manufacturing a semiconductor device according to claim 1, wherein the metal used for bonding is a gold-tin alloy.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088201A JPS63253641A (en) | 1987-04-10 | 1987-04-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088201A JPS63253641A (en) | 1987-04-10 | 1987-04-10 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253641A true JPS63253641A (en) | 1988-10-20 |
Family
ID=13936283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088201A Pending JPS63253641A (en) | 1987-04-10 | 1987-04-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253641A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737840A (en) * | 1993-07-24 | 1995-02-07 | Nec Corp | Semiconductor device and manufacture thereof |
-
1987
- 1987-04-10 JP JP62088201A patent/JPS63253641A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737840A (en) * | 1993-07-24 | 1995-02-07 | Nec Corp | Semiconductor device and manufacture thereof |
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