JPS63245016A - Programmable logic device - Google Patents
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- JPS63245016A JPS63245016A JP7620587A JP7620587A JPS63245016A JP S63245016 A JPS63245016 A JP S63245016A JP 7620587 A JP7620587 A JP 7620587A JP 7620587 A JP7620587 A JP 7620587A JP S63245016 A JPS63245016 A JP S63245016A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は１例えばＦＰＬＡ （フィールド・プログラマ
ブル・ロジックアレイ）あるいはＰＬＡ（プログラマブ
ル・ロジックアレイ）あるいはＰＡＬ（プログラマブル
・アレイ・ロジック）等のＰＬＤ （プログラマブル・
ロジック・デバイス）に関する。[Detailed Description of the Invention] [Objective of the Invention] (Industrial Application Field) The present invention is applicable to 1, for example, FPLA (Field Programmable Logic Array), PLA (Programmable Logic Array), or PAL (Programmable Array Logic). etc. PLD (programmable
logic devices).
（従来の技術）
最近、ユーザ自身がプログラムすることにより手軽にユ
ーザオリジナルな論理ＩＣを実現できるＰＬＤが、プロ
グラム機器等のＰＬＯを使うための環境が整い、かつ簡
単にＰＬＤを使えるようになってきたことから幅広く使
われるようになってきた。特に、プログラマブルなアン
ド（ＡＮＤ）アレイと固定オア（ＯＲ）部から構成され
る装置ＭＭＩ社を代表とするＰＡＬとプログラマブルな
ＡＮＤアレイとプログラマブルなＯＲアレイから構成さ
れているシグネティクス社を代表とするＦＰＬＡ （あ
るいはＰＬＡと呼ばれている）が幅広く使われている。(Prior art) Recently, PLDs that allow users to easily create their own original logic ICs by programming themselves have become available, and the environment for using PLOs such as programming equipment has become available, making it easy to use PLDs. Since then, it has become widely used. In particular, PAL is represented by MMI, which is a device that consists of a programmable AND array and a fixed OR (OR) section, and Signetics, which is represented by a device that is comprised of a programmable AND array and a programmable OR array. FPLA (also called PLA) is widely used.
これらのＰＡＬ、ＦＰＬＡはＰＲＯＭの欠点を補うもの
として開発され、所定の論理回路を効率良くプログラム
によって形成できるようになっている。尚、一般的なＰ
ＲＯＭ。These PALs and FPLAs have been developed to compensate for the drawbacks of PROMs, and have enabled predetermined logic circuits to be efficiently formed by programming. In addition, general P
ROM.
とＰＡＬあるいはＦＰＬＡについては０日経エレクトロ
ニクスｒ１９８３年１１月７日号」およびｒ１９８５年
１月１４日号」あるいは特開昭５４−１６９５２％公報
に記載されている。and PAL or FPLA are described in ``Nikkei Electronics r November 7, 1983 issue'' and r January 14, 1985 issue'' or Japanese Patent Application Laid-open No. 16952/1983.
これらのＦＰＬＡ、ＰＡＬは、所定の論理回路を所定の
プログラミングを行うことにより効率良く実現できるよ
うになっている。また、これらのＦＰＬＡ、ＰＡＬには
、プログラミングを行った内容を読み出しくベリファイ
）ができなくなるようにしたものがある。これは、ＦＰ
ＬＡ、ＰＡＬのすぐれた特徴の１つである盗用防止機能
のためであり、この機能を備えたＦＰＬＡ、ＰＡＬを用
いることにより、このＦＰＬＡ、ＰＡＬの解析が不可能
となりシステムの内容の盗用を防止することが可能とな
る。この機能を実現するためには。These FPLAs and PALs can be efficiently realized by performing predetermined programming of predetermined logic circuits. Furthermore, some of these FPLAs and PALs are designed so that the programmed contents cannot be read out (verified). This is FP
This is because of the plagiarism prevention function, which is one of the outstanding features of LA and PAL. By using FPLA and PAL equipped with this function, it becomes impossible to analyze the FPLA and PAL, and theft of system contents is prevented. It becomes possible to do so. To achieve this function.
フェーズ・リンク方式のＦＰＬＡ、ＰＡＬでは。In phase link type FPLA and PAL.
“ラースト・フユーズと呼ばれる特別のフユーズを切る
ことにより実現されている。また、ＥＰＲＯＭ、ＥＥＰ
ＲＯＭ等の不揮発性メモリセルをＦＰＬＡ、ＰＡＬ
のプログラムセル群に用いているＦＰＬＡ、ＰＡＬでは
“セキュリティセル゛′あるいは゛セキュリティビット
″と呼ばれた。特別の前記不揮発性メモリセルを用いた
フラグをプログラミングすることによってなされている
。不揮発性メモリセルを用いたこのフラグの解除は。“This is achieved by cutting a special fuse called the last fuse.
FPLA, PAL non-volatile memory cells such as ROM
In the FPLA and PAL used in the program cell group of 2005, this cell was called a "security cell" or "security bit." This is done by programming flags using special non-volatile memory cells. This flag can be cleared using non-volatile memory cells.
所定の回路をプログラミングするだめのプログラミング
セル群にプログラムされた全内容と同時に消去する以外
にないようになっている。The only way to program a given circuit is to simultaneously erase all the contents programmed into a group of programming cells.
従来のＦＰＬＡ、ＰＡＬには、プログラムされた内容の
データ保護の点から、これらのプログラムデータの読み
だしを禁止するための機能が内蔵されているものがある
。これは不正な回路内容のコピーを防止するための機能
である。Some conventional FPLAs and PALs have a built-in function for inhibiting the reading of program data in order to protect programmed data. This is a function to prevent unauthorized copying of circuit contents.
しかしながら、これらのＦＰＬＡ、ＰＡＬにはプログラ
ムされたデータの読みだしを禁止するための機能は付加
されたものもあったが、プログラム（書込み）を禁止す
るための機能は付加されてはいなかった。このため、一
度プログラミングを行ったデバイスに対して誤って再書
込みを行う可能性があり、書換え不可のＦＰＬＡ、ＰＡ
Ｌにおいては、二度と使用できないものとなっていた。However, although some of these FPLAs and PALs were added with a function to prohibit reading of programmed data, they were not provided with a function to prohibit programming (writing). For this reason, there is a possibility that a device that has been programmed once may be rewritten by mistake.
In L, it could never be used again.
また、ＥＰ ＲＯＭ、ＥＥＰ ＲＯＭ等の不揮発性
メモリセルを用いた再書換え可能なＦＰＬＡ。Also, a rewritable FPLA using non-volatile memory cells such as EP ROM and EEP ROM.
ＰＡＬにおいても、一度所定の論理回路を実現してしま
ったものに誤って再び書込んでしまえば。Even in PAL, what happens if you accidentally rewrite a predetermined logic circuit once it has been realized.
所定の論理回路を実現しているプログラムセル群へのプ
ログラムデータを一度消去して、また改めて書込む必要
が生じていた。このような不必要な不揮発性メモリセル
への書込み、消去は、セル部の酸化膜にダメージを与え
るものであり書換え回数の寿命を減らすもので好ましい
ものではなかった。It has become necessary to once erase program data to a group of program cells that implement a predetermined logic circuit, and then write it again. Such unnecessary writing and erasing of nonvolatile memory cells is not desirable because it damages the oxide film in the cell portion and reduces the number of rewriting cycles.
（発明が解決しようとする問題点）
本発明は、従来技術ではプログラムセル群への書込み動
作を禁止するための機能が付加されていない点に鑑みて
なされたもので、不必要な再書込みを防止することによ
って経済性を高めると同時に、不揮発性メモリセルを用
いたプログラムセル群の信頼性を高めることのできるＰ
ＬＯを提供することを目的とする。(Problems to be Solved by the Invention) The present invention has been made in view of the fact that the conventional technology does not have a function to prohibit writing to a group of program cells, and prevents unnecessary rewriting. By preventing P
The purpose is to provide LO.
［発明の構成］
（ｆｉ１題点を解決するための手段と作用）本発明は上
記目的を達成するために、ＦＰＬＡあるいはＰＬＡ、Ｐ
ＡＬの所定の論理回路を実現するためのプログラム可能
なプログラムセル群とにのプログラムセル群とは別個に
設けられたフラッグと、このフラッグが導通状態にある
か非導通状態にあるかによって前記プログラムセル群へ
の書込み動作を制卸する装置とを具備することを特徴と
するもので、ＦＰＬＡあるいはＰＬＡ。[Structure of the invention] (Means and operations for solving the fi1 problem) In order to achieve the above object, the present invention
A programmable program cell group for realizing a predetermined logic circuit of the AL is provided with a flag separately from the program cell group, and the program is determined depending on whether the flag is in a conductive state or a non-conductive state. The FPLA or PLA is characterized by comprising a device for controlling write operations to a cell group.
ＰＡＬにおいて所定の論理回路を実現するためのプログ
ラムセル群とは別個にフラッグを設け、このフラッグを
プログラムすることにより、プログラムセル群への書込
み動作を禁止できるようにしたものである。このフラッ
グの内容は、外部から読み出せるようにしてもよい。プ
ログラムセル群に書換え可能な不揮発性メモリセルを用
いたＦＰＬＡあるいはＰＬＡ、ＰＡＬでは、このフラッ
グの解除は、プログラムセル群のプログラムデータの消
去と同一にしか解除できないようにしたものである。In PAL, a flag is provided separately from a group of program cells for realizing a predetermined logic circuit, and by programming this flag, writing to the group of program cells can be prohibited. The contents of this flag may be readable externally. In an FPLA, PLA, or PAL that uses rewritable nonvolatile memory cells in a program cell group, this flag can only be cleared at the same time as erasing program data in the program cell group.
（実施例） 以下図面を参照して本発明の実施例を詳細に説明する。(Example) Embodiments of the present invention will be described in detail below with reference to the drawings.
即ち、第１図は本発明をＰＡＬに用いた場合の一実施例
を示すためのブロック図である。第１図において、２０
は所定の論理回路を実現するためにプログラム可能なプ
ログラムセル群であり。That is, FIG. 1 is a block diagram showing an embodiment in which the present invention is applied to PAL. In Figure 1, 20
is a group of program cells that can be programmed to implement a predetermined logic circuit.
本実施例では紫外線消去可能 ＲＯＭ（ＥＰＲＯＭ）で
構成されている。通常の使用モードでは、プログラムセ
ル群２０は、プログラムされた。In this embodiment, it is composed of an ultraviolet erasable ROM (EPROM). In the normal mode of use, the program cells 20 are programmed.
ＥＰ ＲＯＭ１１が導通状態か非導通状態かによって
、外部からの入力１１〜［ｎ９に応じて論理の一致した
積項１７が論理“１”となるＡＮＤ回路を構成している
。またその積項線７はプログラムゲート１２を通じてセ
ンスアンプ１３に接続され積項線７の論理を確実なもの
としており、このセンスアンプ１３のそれぞれの出力は
、１４のＯＲ回路に入力されており、入力１１〜Ｉｎ９
の入力に対してＡＮＤ−ＯＲ回路を構成するようになっ
ている。また０ＲＤＯ路１４の出力には、出力イネーブ
ル信号１５によって制御可能な出力ドライバー１６が付
加されている。なおこのモードになるためには、リード
イネーブル信号１０が論理“０″となっており、この状
態でプログラムゲート１２は導通状態となり、入力ドラ
イバー２１はアクティブになる。そして積項線７．入力
纏８に接続されたプログラミング回路４の出力は非導通
状態になっている。Depending on whether the EP ROM 11 is in a conductive state or a non-conductive state, an AND circuit is formed in which a product term 17 whose logic coincides with the external inputs 11 to [n9 becomes a logic "1". Further, the product term line 7 is connected to the sense amplifier 13 through the program gate 12 to ensure the logic of the product term line 7, and each output of the sense amplifier 13 is input to 14 OR circuits. Input 11~In9
An AND-OR circuit is configured for the inputs. Further, an output driver 16 that can be controlled by an output enable signal 15 is added to the output of the 0RDO path 14. Note that in order to enter this mode, the read enable signal 10 is at logic "0", and in this state, the program gate 12 becomes conductive and the input driver 21 becomes active. and product term line 7. The output of the programming circuit 4 connected to the input wire 8 is in a non-conducting state.
プログラムセル群２０内のＥＰ ＲＯＭ１１をプログ
ラムするには、プログラミング回路４をアクティブにす
ることによりなされる。このプログラミングモードでは
１通常の使用モードとは逆にリードイネーブル信号１０
が論理“１″となり。Programming the EP ROM 11 in the program cell group 20 is done by activating the programming circuit 4. In this programming mode, the read enable signal 10 is used as opposed to the normal use mode.
becomes logic “1”.
積項線７に接続されたプログラムゲート１２が非導通状
態になりＯＲ回路１４とは切離され、また入力線８と接
続された入力ドライバー２１の出力は非導通状態となる
。プログラムセル群２０内のＥＰ ＲＯＭ１１をプロ
グラムするプログラミング回路４をアクティブにするに
は、１９の書込みアクティブ信号を論理“１″にするこ
とによりなされる。書込みモードに入ると書込み信号３
が論理“１″になるようになっているが、書込み信号３
と書込みアクティブ信号１９の間にはＡＮＤ回路１８が
接続されておりフラッグ２のフラッグ出力１７が論理“
１″でなければ、Ｉ込み信号３が論理“１″になっても
書込みアクティブ信号１９が“０”のままであり書込み
は禁止されるようになっている。フラッグ２の出力１７
は、非プログラム時には、フラッグ２を構成するＥＰ
ＲＯＭが導通状態になっており論理“１”が出力され
るようになっている。ところがフラッグ書込み信号１を
論理“１″にすることによってフラッグ２を構成するＥ
Ｐ ＲＯＭを書込み非導通状態にし。The program gate 12 connected to the product term line 7 becomes non-conductive and disconnected from the OR circuit 14, and the output of the input driver 21 connected to the input line 8 becomes non-conductive. The programming circuit 4 for programming the EP ROM 11 in the program cell group 20 is activated by setting the write active signal 19 to logic "1". When entering write mode, write signal 3
is set to logic “1”, but the write signal 3
An AND circuit 18 is connected between the write active signal 19 and the flag output 17 of the flag 2 is a logic “
If it is not 1'', even if the I write signal 3 becomes logic 1, the write active signal 19 remains at 0, and writing is prohibited.Output 17 of flag 2
is the EP that constitutes flag 2 when not programmed.
The ROM is in a conductive state and a logic "1" is output. However, by setting flag write signal 1 to logic "1", E which configures flag 2
Write to PROM and make it non-conductive.
フラッグ出力１７は論理“Ｏ”となる。このため。Flag output 17 becomes logic "O". For this reason.
フラッグ２を構成するＥＰ ＲＯＭを書込み非導通状
態にすることによりフラッグ出力１７は、論理“０”と
なり、書込み信号３が論理“１”になっても書込みアク
ティブ信号１９は論理“０”であり書込みは禁止される
。また、フラッグ２の出力１７は図示してないが外部か
ら論理状態を見られる様になっている。このようにして
、フラッグ２を構成するＥＦ ＲＯＭをプログラムす
ることにより書込み動作を禁止できるようになっている
。By making the EP ROM constituting flag 2 non-conductive, flag output 17 becomes logic "0", and even if write signal 3 becomes logic "1", write active signal 19 remains logic "0". Writing is prohibited. Further, although the output 17 of the flag 2 is not shown, the logic state can be seen from the outside. In this way, by programming the EF ROM constituting flag 2, the write operation can be inhibited.
従って、一度塵込みを終了したＰＬＤのフラ＝ッグ２を
プログラムすることにより新たな書き込みを禁止でき、
誤って書込み動作を行おうとしても書込み動作は行なわ
れず、プログラムセル群にプログラムされたデータは保
存され、再び紫外線によって消去して新たに書き込む手
簡はなくなる。また、このフラッグ２の出力１７を外部
から論理値を識別できるようになっているため、書き込
みを終了したデバイスかどうかわからなくなったとして
も、このフラッグ２の内容を見ることにより簡単に識別
できるようになる。このフラッグ２の解除は、プログラ
ムセル群２０にプログラムされたデータの消去と同時に
する以外に方法はないようになっている。Therefore, new writing can be prohibited by programming flag 2 of the PLD once dust has been added.
Even if a write operation is attempted by mistake, the write operation will not be performed, the data programmed in the program cell group will be saved, and there will be no way to erase the data with ultraviolet light again and write a new one. In addition, the logic value of the output 17 of flag 2 can be identified from the outside, so even if you do not know whether the device has finished writing, you can easily identify it by looking at the contents of flag 2. become. The only way to release this flag 2 is to simultaneously erase the data programmed in the program cell group 20.
尚、上記フラッグ２がプログラムセル群２０と同じ紫外
線消去あるいは電気的消去可能型不揮発性メモリセル（
ＥＰ ＲＯＭあるいは ＥＥＰＲＯＭ）からなり、プ
ログラムセル群２０と同一基板上に形成されてもよい。Note that the flag 2 is the same ultraviolet erasable or electrically erasable nonvolatile memory cell as the program cell group 20 (
(EPROM or EEPROM), and may be formed on the same substrate as the program cell group 20.
又、フラッグ２の内容が外部端子から読み出せるように
してもよい。Further, the contents of flag 2 may be read out from an external terminal.
［発明の効果］ 以上述べたように本発明によれば、経済的で。[Effect of the invention] As described above, the present invention is economical.
かつ不揮発性メモリセルを用いたＦ’ＰＬＡあるいはＰ
ＬＡ、ＰＡＬにおいては、信頼性の＾いＰＬＤを提供す
ることが可能となる。and F'PLA or P using nonvolatile memory cells.
In LA and PAL, it is possible to provide a highly reliable PLD.
第１図は本発明の一実施例を示す回路図である。
２・・・フラッグ、４・・・プログラミング回路、７・
・・積項線、８・・・入力線、１１・・・ＥＰ ＲＯ
Ｍ。
１２・・・プログラムゲート、１３・・・センスアンプ
３１４・・・ＯＲ回路、１５・・・出力イネーブル信号
。
１６・・・出力ドライバー、１８・・・ＡＮＤ回路。
２０・・・プログラムセル群、２１・・・入力ドライバ
ー。FIG. 1 is a circuit diagram showing an embodiment of the present invention. 2...Flag, 4...Programming circuit, 7.
...Product term line, 8...Input line, 11...EP RO
M. 12...Program gate, 13...Sense amplifier 314...OR circuit, 15...Output enable signal. 16...Output driver, 18...AND circuit. 20...Program cell group, 21...Input driver.
Claims (3)
るいはプログラマブル・ロジックアレイ、プログラマブ
ル・アレイ・ロジックの所定の論理回路を実現するため
のプログラム可能なプログラムセル群と、このプログラ
ムセル群とは別個に設けられたフラッグと、このフラッ
グが導通状態にあるか非導通状態にあるかによって前記
プログラムセル群への書込み動作を制御する装置とを具
備することを特徴とするプログラマブル・ロジック・デ
バイス。(1) A field programmable logic array or a programmable logic array, a programmable program cell group for realizing a predetermined logic circuit of programmable array logic, and a flag provided separately from this program cell group and a device for controlling a write operation to the program cell group depending on whether the flag is in a conductive state or a non-conductive state.
るいは電気的消去可能型不揮発性メモリセルからなり、
プログラムセル群とは同一基板上に形成されたことを特
徴とする特許請求の範囲第１項記載のプログラマブル・
ロジック・デバイス。(2) The flag consists of the same ultraviolet erasable or electrically erasable nonvolatile memory cell as the program cell group,
The programmable cell group according to claim 1 is characterized in that the program cell group is formed on the same substrate.
logic device.
したことを特徴とする特許請求の範囲第１項又は第２項
記載のプログラマブル・ロジック・デバイス。(3) The programmable logic device according to claim 1 or 2, wherein the contents of the flag can be read from an external terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7620587A JPS63245016A (en) | 1987-03-31 | 1987-03-31 | Programmable logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7620587A JPS63245016A (en) | 1987-03-31 | 1987-03-31 | Programmable logic device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245016A true JPS63245016A (en) | 1988-10-12 |
Family
ID=13598657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7620587A Pending JPS63245016A (en) | 1987-03-31 | 1987-03-31 | Programmable logic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245016A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0408684A1 (en) * | 1988-11-16 | 1991-01-23 | Sundstrand Corp | Turbine monitoring system. |
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| EP0609893A2 (en) * | 1993-02-05 | 1994-08-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device using a command control system |
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-
1987
- 1987-03-31 JP JP7620587A patent/JPS63245016A/en active Pending
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