JPS63231395A - Double speed line forward scanning circuit - Google Patents

Double speed line forward scanning circuit

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JPS63231395A
JPS63231395A JP6368987A JP6368987A JPS63231395A JP S63231395 A JPS63231395 A JP S63231395A JP 6368987 A JP6368987 A JP 6368987A JP 6368987 A JP6368987 A JP 6368987A JP S63231395 A JPS63231395 A JP S63231395A
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signal
pixels
sample
circuit
horizontal scanning
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雄一郎 木村
展明 甲
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分針〕 本発明は、液晶カラー画像表示装置に係り、特に、通常
の1水平走査周期の間に、液晶パネルにおける2行分の
画素の駆動を、線順次走査(このm順次走査については
後程詳しく説明する。)にて行う倍速線順次走査回路に
関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Minute Hand] The present invention relates to a liquid crystal color image display device, and in particular, to drive two rows of pixels on a liquid crystal panel during one normal horizontal scanning period. The present invention relates to a double-speed line sequential scanning circuit that performs line sequential scanning (the m sequential scanning will be explained in detail later).

〔従来の技術〕[Conventional technology]

一般に、画面サイズが6形程度以上のカラーテレビ画像
表示装置では、特に解像度が要求されるため、例えば、
NTSC方式画像信号全入力とする場合、有効水平走査
線数4aO本を表示する必要が有り、従って、アクティ
ブマトリクス型テレビ画像表示装置の様な場合は、垂直
方向画素数として約480画素必要である。また、NT
SC方式画像信号はフレーム周期30tlzのインタレ
ース信号であるため、上記のアクティブマトリクス型テ
レビ画像表示装置において、1水平走査期間(以下、1
水平走査周期と称すこともある。)中に1行分の画素し
か選択しない従来の駆動方法を用いると、各画素は1フ
レームに1回選択されて、その画素に対応した画像信号
で駆動されることになる。
In general, color television image display devices with a screen size of about 6 inches or more require particularly high resolution.
When inputting all NTSC image signals, it is necessary to display 4aO effective horizontal scanning lines. Therefore, in the case of an active matrix type television image display device, approximately 480 pixels are required in the vertical direction. . Also, N.T.
Since the SC system image signal is an interlaced signal with a frame period of 30 tlz, in the above active matrix type television image display device, one horizontal scanning period (hereinafter referred to as 1
It is also called a horizontal scanning period. ), each pixel is selected once per frame and driven with an image signal corresponding to that pixel.

ここで、この表示装置において、表示素子として例えば
液晶素子を用いると、その寿命の点から交流駆動をする
必要がある(液晶素子では、交流駆動を行わないと、そ
の寿命が短くなってしまう。)ので、フレーム毎に画像
信号の極性を反転させて駆動することになるが、この時
、液晶素子の交流化周波数はフレーム周波数の半分の1
5Hzになる(即ち、最初のフレームでは正極性1次の
フレームでは負極性で、2フレ一ム分で1周期となるか
らである。)。しかし、液晶素子をこの様な15 Hz
の交流電圧で駆動した場合は、その周波数が低いためフ
リッカが生じることが多いので、液晶素子の交流化周波
数としては少なくとも30Hz’に確保する必要がある
Here, in this display device, if a liquid crystal element is used as a display element, it is necessary to perform AC driving in terms of its lifespan (liquid crystal elements have a shortened lifespan if they are not driven with AC). ), the polarity of the image signal is reversed for each frame, but at this time, the AC frequency of the liquid crystal element is 1/2 of the frame frequency.
5 Hz (that is, the first frame has positive polarity, the first frame has negative polarity, and two frames constitute one period). However, if the liquid crystal element is
If the liquid crystal element is driven with an AC voltage, flicker often occurs due to its low frequency, so it is necessary to ensure that the AC frequency of the liquid crystal element is at least 30 Hz'.

そこで、交流化周波数f 30 Hzとするためには、
各画素を1フレーム中に1回選択するのではなく、2回
、すなわちlフィールド(1フレームは2フイールドで
構成される。)に1回選択し、フィールド毎に画像信号
の極性’tff転させて駆動するようにすれば良い。し
かしながら、1フイールド中の有効走査線数は約240
本であり、従って、垂直方向画素数が約480画素ある
液晶パネルを駆動する場合は、1水平走査期間中に2行
分の画素を選択駆動しなければならない。
Therefore, in order to set the AC frequency to f 30 Hz,
Instead of selecting each pixel once in one frame, each pixel is selected twice, once in l field (one frame consists of two fields), and the polarity of the image signal is reversed for each field. All you have to do is drive it. However, the number of effective scanning lines in one field is approximately 240.
Therefore, when driving a liquid crystal panel having approximately 480 pixels in the vertical direction, pixels for two rows must be selectively driven during one horizontal scanning period.

このように、1水平走査周期中に2行分の画素を選択駆
動して、1フイールドに1回の割合で液晶パネルの全画
素全選択駆動し、液晶素子の交流化周波数を30Hzと
した液晶カラー画像表示装置の例が、電子通信学会技術
報告84巻159号(昭和59年)第21頁から第26
頁において論じられている。
In this way, pixels for two rows are selectively driven during one horizontal scanning period, all pixels of the liquid crystal panel are selectively driven once per field, and the AC frequency of the liquid crystal element is set to 30 Hz. An example of a color image display device is given in IEICE technical report, Vol. 84, No. 159 (1981), pages 21 to 26.
Discussed on page.

ところで、液晶カラー画像表示装置において、カラー化
のための色フイルタ配置法としては、方向依存性が少な
く高解像度な三角配置が有利である。三角配置とは、画
面垂直方向に同色の画素が並び画面水平方向にR,G、
Bの3原色の画素が゛順番に並んだストライブ配置に対
し、1行毎に3原色の画素位置を水平方向に1.5画素
ずらした配置・法であって、a接する3画素が3原色で
3角形を構成する。この様な3角配置を用いた液晶カラ
ー画像表示装置の例としては、例えば特開昭61−14
1492号公報に記載のものが挙げられる。
By the way, in a liquid crystal color image display device, as a method of arranging color filters for colorization, a triangular arrangement with less directional dependence and high resolution is advantageous. Triangular arrangement means that pixels of the same color are arranged vertically on the screen, R, G,
In contrast to the stripe arrangement in which the pixels of the three primary colors of B are lined up in order, the pixel positions of the three primary colors are shifted horizontally by 1.5 pixels for each row, and the three pixels in contact with Construct a triangle using primary colors. An example of a liquid crystal color image display device using such a triangular arrangement is, for example, Japanese Patent Laid-Open No. 61-14
Examples include those described in Japanese Patent No. 1492.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記した従来技術のうち、前者の方の既提案例では、l
水平走査周期中に2行分の画素″ff:順番に駆動する
ために、A/D変換器、フィールドメモリとしてのディ
ジタルメモリ、D/A変換器等ヲ用い、ディジタル処理
により、先ずインタレース・テレビ信号に対していわゆ
る倍速変換を行なって、ノンインタレース信号を得、そ
のノンインクレース信号を水平走査回路に人力して、液
晶パネルを駆動していた。
Among the above-mentioned conventional techniques, in the former proposed example, l
In order to sequentially drive two rows of pixels ``ff:'' during a horizontal scanning period, an A/D converter, a digital memory as a field memory, a D/A converter, etc. are used. A non-interlaced signal was obtained by performing so-called double-speed conversion on the television signal, and the non-interlaced signal was manually input to a horizontal scanning circuit to drive a liquid crystal panel.

この様に、この従来技術では、1水平走査周期中に2行
分の画素を駆動するわけであるが、しかし、そのために
、1水平走査周期中に1行分の画素全駆動する場合に比
べて、上記した水平走査回路の高速化全図る必要があっ
た。しかしながら、水平走査回路全高速化するに伴い、
回路構成がより難しくなると共に、消費電力が増加する
といった問題があった。
In this way, in this prior art, pixels for two rows are driven during one horizontal scanning period, but for this reason, compared to the case where all pixels for one row are driven during one horizontal scanning period, Therefore, it was necessary to increase the speed of the horizontal scanning circuit described above. However, as horizontal scanning circuits become faster,
There were problems in that the circuit configuration became more difficult and power consumption increased.

また、この従来技術では、上記の如く、A/D変換器、
ディジタルメモIJ、D/A変換器等から成るディジタ
ル倍速変換回路を用いるので、回路規模が大きくなって
しまうという問題もあった。
Further, in this conventional technology, as described above, an A/D converter,
Since a digital double speed conversion circuit consisting of a digital memo IJ, a D/A converter, etc. is used, there is also the problem that the circuit scale becomes large.

−万、後者の方の既提案例では、色フイルタ三角配置i
i’を実現するために、1行おきに1/2水平クロック
分遅延された映像信号を用いて、液晶パネルへの書込み
を行い、しかも、1画素ずつ順番に液晶素子へ書込んで
行く点順次走査方式であった。従って、水平クロックの
周波数低減に効果はあるが、前述した如き、垂直画素数
が480画素もあるような高精細表示については配慮さ
れておらず、従って、この様な高精細表示を行うための
線順次走査方式や行毎反転駆動方式についても何ら配慮
されていなかった。
- 10,000, in the latter proposed example, the color filter triangular arrangement i
In order to realize i', data is written to the liquid crystal panel using a video signal delayed by 1/2 horizontal clock every other row, and data is written to the liquid crystal element one pixel at a time. It was a sequential scanning method. Therefore, although it is effective in reducing the frequency of the horizontal clock, it does not take into account high-definition displays with as many as 480 vertical pixels as mentioned above, and therefore No consideration was given to the line sequential scanning method or the row-by-row reversal driving method.

ここで、線順次走査方式とは、液晶素子に書込むべきデ
ータを、1ライン分、記憶手段に貯え、その後、その1
ライン分のデータを一遍に、対応する1ライン分の各液
晶素子に書込む方式である。
Here, the line sequential scanning method means that data to be written to a liquid crystal element is stored in a storage means for one line, and then that one line is stored in a storage means.
This is a method in which a line's worth of data is written all at once into each liquid crystal element corresponding to one line.

また、行毎反転駆動方式とは、画面の上部と下部とで輝
度差を生じさせないために用いられる方式で、画像信号
の極性を1行毎に反転させて駆動する方式(Nち、液晶
パネルの列信号電極に1行毎に極性の反転した信号を印
加する方式)である。
In addition, the row-by-row inversion driving method is a method used to prevent brightness differences between the upper and lower parts of the screen, and is a method in which the polarity of the image signal is reversed for each row. (a method in which a signal with inverted polarity is applied to the column signal electrodes for each row).

本発明の目的は、水平走査回路を高速化することなく、
またディジタル倍速変換回路を使用することなく、1水
平走査周期中に2行分の画素全駆動でき、しかも、色フ
ィ、ルタ三角配置による高精細表示を実現できる倍速線
順次走査回路を提供することにある。
An object of the present invention is to
Also, to provide a double-speed line sequential scanning circuit that can drive all pixels for two rows during one horizontal scanning period without using a digital double-speed conversion circuit, and can realize high-definition display using a triangular arrangement of color filters and filters. It is in.

〔問題点を解決するための手段〕[Means for solving problems]

上記した目的を達成するために、本発明では、スイッチ
ング素子と液晶表示素子から成る画素を複数個マトリク
ス状に配置し、同じ列の画素同士をそれぞれ同一の列信
号電極に接続した後、各々の行の画素を赤、緑、青の3
原色に順次対応させ、少なくとも隣接行の近接した同じ
色に対応する画素同士は互いに行方向に対し1.5画素
分の隔たりを有するよう配置し直して構成される液晶パ
ネルを有し、各列信号電極に所望の駆動信号を供給し、
各画素における前記スイッチング素子をオン・オフ制御
することにより前記液晶パネルに画像を表示するように
した液晶カラー画像素示装置において、画像信号とクロ
ック信号とを入力して、該画像信号を該クロック信号の
入力タイミングでサンプリングし、その後、その信号を
ホールドする複数のサンプルホールド回路と、前記サン
プルホールド回路を組み分けし、入力されるサンプリン
グパルスに同期して、一組に1クロックの割合で各組へ
前記クロック信号を順次出力し、同じ組内のサンプルホ
ールド回路が同時にサンプリング動作を行うよう制御す
る制御手段と、前記サンプルホールド回路にホールドす
べき画像信号がサンプリング動作時に入力されるよう、
予め入力すべき画像信号を遅延して時間調整を行う遅延
手段と、を設け、一水平走査期間中に、隣接する2行分
の各画素における行方向の位瀧に対応する画像信号を、
それぞれ各画素と対応して前記サンプルホールド回路に
サンプリングさせホールドさせると共に、該サンプルホ
ールド回路を、2個1組として、互いにホールドした(
I!IIgI信号に対応する画素が同じ列信号電極に接
続されている21#素同士となるように組分けし、各組
にそれぞれ、組内の2個のサンプルホールド回路からの
出力を切り換えて一方を対応子る前記列信号電極に接続
する接続手段を設け、他の一水平走査期間中に、各接続
手段によって所定のタイミングで前記サンプルホールド
回路からの出力を切り換えることにより、該サンプルホ
ールド回路にホールドされた隣接する2行分の各画素に
対応する画像信号を、1行分ずつ各列信号電極に前記駆
動信号として供給するようにしたものである。
In order to achieve the above object, the present invention arranges a plurality of pixels each consisting of a switching element and a liquid crystal display element in a matrix, connects the pixels in the same column to the same column signal electrode, and then connects each pixel to the same column signal electrode. The pixels in the row are red, green, and blue.
Each column has a liquid crystal panel that is constructed by sequentially corresponding to the primary colors and rearranged so that adjacent pixels corresponding to the same color in at least adjacent rows are separated from each other by 1.5 pixels in the row direction. Supplying a desired drive signal to the signal electrode,
In a liquid crystal color image display device that displays an image on the liquid crystal panel by controlling on/off the switching element in each pixel, an image signal and a clock signal are input, and the image signal is converted to the clock signal. The sample and hold circuits are divided into groups and sampled at the input timing of a signal and then held, and the sample and hold circuit is divided into groups. a control means for sequentially outputting the clock signal to the group and controlling the sample and hold circuits in the same group to perform sampling operations simultaneously;
A delay means for adjusting the time by delaying the image signal to be input in advance is provided, and during one horizontal scanning period, the image signal corresponding to the shift in the row direction of each pixel of two adjacent rows is
The sample and hold circuits were sampled and held in correspondence with each pixel, and the sample and hold circuits were held together in sets of two (
I! The pixels corresponding to the IIgI signal are grouped into 21# elements connected to the same column signal electrode, and for each group, the outputs from the two sample and hold circuits in the group are switched and one is Connecting means are provided to connect to the corresponding column signal electrodes, and each connecting means switches the output from the sample and hold circuit at a predetermined timing during another horizontal scanning period, thereby providing a hold signal to the sample and hold circuit. The image signals corresponding to the pixels in two adjacent rows are supplied to each column signal electrode one row at a time as the drive signal.

〔作用〕[Effect]

本発明では、一水平走査期間中に、2行分の各画素に対
応するIl!!i像信号を、前記サンプルホールド回路
によってサンプルホールドし、他の水平走査期間中に、
ホールドした該画像信号を前記接続手段によって一行分
ずつ2回に分けて対応する前記列信号電極に駆動信号と
して供給しており′、そうすることによって、ノンイン
タレース倍速変換された画像信号で色フイルタ三角配置
の前記液晶パネルが駆動される。この際、第1フイール
ドと第2フイールドとで丁度極性が反転するような画像
信号として供給することによって、液晶表示素子の交流
化周波数がフレーム周波数(例えば、NTSCテレビ画
像信号が入力された場合、30Hzとなる。)と等しく
なるので、ディジタル倍速変換回路を使用することなく
、7リツカの少ない画像が得られ、しかも、液晶表示素
子の長寿命化が図れる。また、前記制御手段と遅延手段
とによって、前記サンプルホールド回路で異なったタイ
ミングの画像信号を同時にサンプリングさせ、2または
3画素分のl!ii儂信号全信号タイミングで取り込む
ことにより、水平走査回路の低速化が図れる。
In the present invention, Il! corresponding to each pixel of two rows during one horizontal scanning period! ! The i-image signal is sampled and held by the sample and hold circuit, and during another horizontal scanning period,
The held image signal is divided into two parts for each row by the connecting means and supplied as a drive signal to the corresponding column signal electrodes. The liquid crystal panel with the triangular filter arrangement is driven. At this time, by supplying an image signal whose polarity is exactly reversed between the first field and the second field, the AC frequency of the liquid crystal display element can be changed to the frame frequency (for example, when an NTSC television image signal is input, 30 Hz), it is possible to obtain an image with less image distortion without using a digital double speed conversion circuit, and to prolong the life of the liquid crystal display element. Further, the control means and delay means cause the sample and hold circuit to sample image signals at different timings simultaneously, and l! By taking in all signals at the same timing, it is possible to reduce the speed of the horizontal scanning circuit.

〔実施例〕〔Example〕

以下、本発明の実施例を図面を用いて説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第1図は本発明の@lの実施例としての倍速線順次走査
回路を示すブロック図である。この倍速1lil順次走
査回路は、三角配置アクティブマトリクス型液晶カラー
画像表示装置において用いられる。
FIG. 1 is a block diagram showing a double-speed line sequential scanning circuit as an embodiment of the present invention. This double-speed 1 lil sequential scanning circuit is used in a triangular active matrix type liquid crystal color image display device.

第1図において、1は水平走査用シフトレジスタ、2は
アンド(AND)回路、3はレベルシ7り、4は遅元回
路、5は極性反転回路、6R、6Q。
In FIG. 1, 1 is a horizontal scanning shift register, 2 is an AND circuit, 3 is a level shifter, 4 is a delay circuit, 5 is a polarity inversion circuit, 6R, 6Q.

6Bは、それぞれ、R,G、Bの画像信号を入力するた
めの入力端子、7は出力制御付バッファアンプ、8は垂
直走査用シフトレジスタ、9は各々の画像に対し三角状
に3原色フィルタを配置して成るカラー液晶パネルWi
(h−1,2,3,・・・)はディジタルデータセレク
タ、Sij (i−A、B 。
6B is an input terminal for inputting R, G, and B image signals, 7 is a buffer amplifier with output control, 8 is a shift register for vertical scanning, and 9 is a triangular three-primary color filter for each image. A color liquid crystal panel Wi consisting of
(h-1, 2, 3, . . .) are digital data selectors, Sij (i-A, B.

C,j−1,2,3,・・りは例えばMOSトランジス
タ等で構成されるアナログスイッチ、8/Hij(r−
As B # ”5J−1m 2 e a *・・・)
はサンプルホールド回路、Dr  J(J−1,2+3
*・・・)は列信号電極、Oak (k =1 e 2
 T 3 v ”” )は行信号電極、である。
C, j-1, 2, 3,...ri are analog switches composed of MOS transistors, etc., and 8/Hij (r-
As B #”5J-1m 2 e a *...)
is the sample hold circuit, Dr J (J-1, 2+3
*...) are column signal electrodes, Oak (k = 1 e 2
T 3 v ””) is the row signal electrode.

では、先ず、本実施例の動作の概要を説明する。First, an overview of the operation of this embodiment will be explained.

第2図及び第3図はそれぞれ第1図の実施例の動作内容
を説明するための説明図である。
2 and 3 are explanatory diagrams for explaining the operation contents of the embodiment shown in FIG. 1, respectively.

第2図において、(a)は第1フイールドの場合、(B
)は第2フイールドの場合をそれぞれ示しており、各図
とも、左側はインクレース走査による画面であり、右側
は第1図のカラー液晶パネル9の画面である。
In Figure 2, (a) is the first field, (B
) shows the case of the second field, and in each figure, the left side is a screen obtained by ink-lace scanning, and the right side is a screen of the color liquid crystal panel 9 of FIG. 1.

本実施例では、第2図(a)に示す様に、第1フイール
ドにおいては、先ず、第1の水平走査期間の画像信号(
通常の第1の走査線に相当)をサンプリングすることに
よって、カラー液晶パネル9の1行目と2行目の各画素
に表示すべき画像信号を得、第2の水平走査期間の画像
信号(通常の第3の走査線に相当)をサンプリングする
ことによって、3行目と4行目の各画素に表示すべき画
像信号を得ている。一方、第2フイールドにおいては、
第2図(b)に示す様に、第1の水平走査期間の画像信
号(通常の第2の走査線に相当)をサンプリングして、
2行目と3行目の各画素に表示すべき画像信号を得、第
2の水平走査期間の画像信号(通常の第4の走査線に相
当)をサンプリングして、4行目と5行目の各画素に表
示すべき画像信号を得ている。
In this embodiment, as shown in FIG. 2(a), in the first field, first, the image signal (
By sampling the image signal (corresponding to the normal first scanning line) to be displayed on each pixel in the first and second rows of the color liquid crystal panel 9, the image signal (corresponding to the normal first scanning line) is obtained. By sampling the pixels (corresponding to the normal third scanning line), image signals to be displayed on each pixel in the third and fourth rows are obtained. On the other hand, in the second field,
As shown in FIG. 2(b), the image signal of the first horizontal scanning period (corresponding to the normal second scanning line) is sampled,
Obtain the image signal to be displayed on each pixel in the second and third rows, sample the image signal in the second horizontal scanning period (corresponding to the normal fourth scanning line), and display the image signal in the fourth and fifth rows. An image signal to be displayed on each pixel of the eye is obtained.

以上の様なサンプリングは、第1図に示す各サンプルホ
ールド回路S/Hにおいて行われ、1水平走査期間中に
サンプリングされた、2行分の画素に対応する画像信号
はそのままそのサンプルホールド回路S/Hにホールド
される。
The above-mentioned sampling is performed in each sample-and-hold circuit S/H shown in FIG. /H is held.

そして、次の1水平走査期間のうち、前牛の1/2水平
走査期間の間に、ホールドされている画像信号のうち、
2行分の画素の、先の行に対応する画像信号が一度に、
各々の対応する画素に書込まれ、更に後半の1/2水平
走査期間の間に、後の行に対応する画像信号が一度に、
各々の対応する画素に書込まれる。こうして、以下、同
様に、1/2水平走査周期毎に、画像信号を1行ずつ一
度に各々書込むことにより、前述した線順次走査を実現
させている。
Then, among the image signals held during the 1/2 horizontal scanning period of the front cow in the next 1 horizontal scanning period,
The image signals of two rows of pixels corresponding to the previous row are simultaneously
The image signals corresponding to the subsequent rows are written to each corresponding pixel, and during the latter 1/2 horizontal scanning period, the image signals corresponding to the subsequent rows are written at once.
written to each corresponding pixel. In this way, the above-mentioned line sequential scanning is realized by writing image signals one line at a time every 1/2 horizontal scanning period.

一方、前述した画像信号のサンプリングについて第3図
を用いて更に詳しく説明する。
On the other hand, the above-mentioned sampling of the image signal will be explained in more detail using FIG. 3.

第3図は第1図のサンプルホールド回路におけるサンプ
リングタイミングを説明するための説明図である。
FIG. 3 is an explanatory diagram for explaining sampling timing in the sample hold circuit of FIG. 1.

第3図において、(a)はカラー液晶パネル9の画素配
置を示しており、また、(b)は入力端子6R* 6G
 * bHに入力される画素信号R,G。
In FIG. 3, (a) shows the pixel arrangement of the color liquid crystal panel 9, and (b) shows the input terminals 6R*6G.
* Pixel signals R and G input to bH.

Bを、(C)は(B)に示す画像信号をサンプリングす
るためのサンプリングクロックを、(d)は(d)に示
す画像信号をサンプリングするためのサンプリングクロ
ックを、それぞれ示している。
(C) shows a sampling clock for sampling the image signal shown in (B), and (d) shows a sampling clock for sampling the image signal shown in (d).

尚、第3図(b)〜(e)において、横軸は時間を示し
ており、その時間基準は各々共通である。
In addition, in FIGS. 3(b) to 3(e), the horizontal axis indicates time, and the time reference is common to each.

さて、第3図(a)に示す様な画素配置に対して、1行
目及び2行目の各画素の位置に対応する画gl信号をサ
ンプリングする場合を考えてみる。
Now, let us consider the case where the pixel gl signal corresponding to the position of each pixel in the first and second rows is sampled with respect to the pixel arrangement shown in FIG. 3(a).

入力端子6Rr 6G + 6Bより時間的に連続して
入力される画像信号R,G、Hのうち、各々の画素の位
置(行方向の画素の位[)に対応する画像信号は、時間
的に見ると、第3図(b)に示す如く位置に配置されて
いる。従って、これらの画像信号をサンプリングするた
めには、単純に考えると、嬉3図(C)に示す様なサン
プリングクロックを用いれば良い。しかし、第3図(C
)に示すサンプリングクロックでは周波数が高いので、
水平走査回路(第1図では、水平走査用シフトレジスタ
1に相当する。)の高速化を招いてしまう。
Among the image signals R, G, and H inputted sequentially in time from the input terminals 6Rr 6G + 6B, the image signals corresponding to the position of each pixel (the position of the pixel in the row direction [) are temporally If you look at it, you will see that it is placed at the position shown in FIG. 3(b). Therefore, in order to sample these image signals, simply considered, a sampling clock as shown in Figure 3 (C) may be used. However, in Figure 3 (C
) has a high frequency, so
This results in an increase in the speed of the horizontal scanning circuit (corresponding to the horizontal scanning shift register 1 in FIG. 1).

そこで、本実施例では、@1図に示す遅延回路4を用い
て画像信号几、Gをそれぞれ遅延させ、いる。即ち、遅
延回路4において、第3図(b)に示す様な、画像信号
中における1画素分の距離に相当する時間Tを基準とし
て、画像信号Rに対しては2T、Iff像信号Gに対し
てT、それぞれ遅延させることにより、第3図(d)に
示す様に、画像信号R,G共に、画像信号Bの時間的タ
イミングに一致させている。そして、こうして得られ様
なサンプリングクロックを用いてサンプリングすること
により、各画素に対応する画像信号を得ている。即ち、
サンプリングクロックとしては、第3図(e)に示す様
に、画像信号における1、5画素分の距離に相当する時
間(即ち、1.5 T )を1周期とするパルス信号を
用いることができる。
Therefore, in this embodiment, a delay circuit 4 shown in FIG. 1 is used to delay the image signals ① and G, respectively. That is, in the delay circuit 4, as shown in FIG. 3(b), with the time T corresponding to the distance of one pixel in the image signal as a reference, 2T is applied to the image signal R, and 2T is applied to the If image signal G. On the other hand, by delaying T, both image signals R and G are made to coincide with the temporal timing of image signal B, as shown in FIG. 3(d). Then, by sampling using the sampling clock obtained in this way, an image signal corresponding to each pixel is obtained. That is,
As the sampling clock, as shown in FIG. 3(e), it is possible to use a pulse signal whose one cycle is a time corresponding to the distance of 1.5 pixels in the image signal (i.e., 1.5 T). .

この様に、本実施例では、サンプリングクロックを第3
図(e)に示す如く低周波数にできるので水平走査回路
の高速化を招くことはない。
In this way, in this embodiment, the sampling clock is
As shown in Figure (e), since the frequency can be made low, the speed of the horizontal scanning circuit does not increase.

また、本実施例では、前述した行毎反転駆動を行うため
に、第1図に示す極性反転回路5を設け、性の反転しな
い画像信号R,、G、 、 BPと、極性の反転した画
像信号〜、GN、BNとを作り、サンプルホールド回路
S/Hには、1行毎に極性が反転する様な画像信号が各
画素に書込める様に、サンプリングを行わせている。ま
た、その他に、液晶素子の交流化周波数を30Hzにす
るために、同一行において、フィールド毎に極性が反転
する様にもしている。
Further, in this embodiment, in order to perform the above-mentioned row-by-row inversion drive, a polarity inversion circuit 5 shown in FIG. 1 is provided, and the polarity inversion circuit 5 shown in FIG. The signals ~, GN, and BN are generated, and the sample and hold circuit S/H performs sampling so that an image signal whose polarity is inverted for each row can be written to each pixel. In addition, in order to set the AC frequency of the liquid crystal element to 30 Hz, the polarity is reversed for each field in the same row.

以上が本実施例における動作の概要である。The above is an outline of the operation in this embodiment.

次に、第1図における各回路の動作について説明する。Next, the operation of each circuit in FIG. 1 will be explained.

第1図において、水平走査用シフトレジスタ1には、テ
レビジョン信号から得られる水平同期信号に同期し、前
述した様な画像信号における1、5画素分の距離に相当
する時間を1周期とするクロックパルスφH(第3図(
e)に示したサンプリングパルスと同様)と、上記水平
同期信号を遅延させて得られる水平走査開始信号DHが
印加される。
In FIG. 1, the horizontal scanning shift register 1 is synchronized with a horizontal synchronizing signal obtained from a television signal, and one period corresponds to a distance of 1 to 5 pixels in the image signal as described above. Clock pulse φH (Fig. 3 (
(Similar to the sampling pulse shown in e)) and a horizontal scanning start signal DH obtained by delaying the horizontal synchronizing signal are applied.

この水平走査用シフトレジスタ1は、通常のシフトレジ
スタと同様の構成であり、水平走査開始信号DHが入力
されると、クロックパルスφ□が1りpツク入力される
たび毎に、出力Q1.出力Q2 を出力Qa +・・・
の順に右側にシフトして、1クロックずつ出力するもの
である。
This horizontal scanning shift register 1 has the same configuration as a normal shift register, and when the horizontal scanning start signal DH is input, the output Q1. Output Q2 to output Qa +...
The signals are shifted to the right in this order and output one clock at a time.

次に、水平走査用シフトレジスタ1の出力Qzn−11
Q2n (n−1# 2 e a *−)は、共にデー
タセレクタw2n−1,w2n(n−1t 2 s 3
 *・・”)に入力され、1フイールド毎に論理が反転
する信号Fiによって、1フイールド毎に順序を入れ換
えて出力される。
Next, the output Qzn-11 of the horizontal scanning shift register 1
Q2n (n-1# 2 e a *-) are both data selectors w2n-1, w2n (n-1t 2 s 3
*...''), and is output with the order changed for each field by a signal Fi whose logic is inverted for each field.

例えば、第1フイールドはデータセレクタW2n−1か
ら出力Qzn−1mデータセレクタW2nから出力Qz
nがそれぞれ出力されるとすれば、第2フイールドでは
データセレクタW2n−1から出力Q2nsデータセレ
クタW2nから出力Qzn−1がそれぞれ出力される。
For example, the first field is the output Qzn-1m from the data selector W2n-1 and the output Qzn-1m from the data selector W2n.
In the second field, the data selector W2n-1 outputs an output Q2ns, and the data selector W2n outputs an output Qzn-1.

そして、データセレクタW2n−1の出力は直接、3つ
のレベルシフタ3に入力され、又、もう一方のデータセ
レクタW2nの出力は、1水平走査周期毎に切換る互い
に論理レベルが反転している信号H1及びH2と共に、
アンド(AND)回路2に入力され、6つのレベルシフ
タ3のうち、3つのレベルシフタ3に、l水平走査周期
毎に交互に入力相手を変えて入力される。
The output of the data selector W2n-1 is directly input to the three level shifters 3, and the output of the other data selector W2n is a signal H1 whose logic level is inverted to each other and which is switched every horizontal scanning period. and with H2,
The signal is input to an AND circuit 2, and input to three level shifters 3 among the six level shifters 3, with the input destination alternately changed every l horizontal scanning period.

各々のレベルシフタ3では、入力された信号をfンlル
ホールド回路S/Hij (i−A、B、C1j−1,
2,3,・・・)を駆動できる電圧レベルに変換してい
る。
In each level shifter 3, the input signal is passed through a hold circuit S/Hij (i-A, B, C1j-1,
2, 3,...) to a voltage level that can be driven.

次に、各サンプルホールド回路S/Hi jは、レベル
シフタ3からの出力によりサンプリング動作を行う。即
ち、各サンプルホールド回路ノうち、S/ HAj (
J−1,2+ 3 +・・・)〔以下、S/H−Aと略
す〕は1水平走査周期に1回、S/HBj及びS/Hc
j(j−1,2,3,・・・)〔以下、各々S/H−B
 、 8/H−Cと略す〕は2水平走査周期に1回、前
述した画像信号RP、RN、G、、G、。
Next, each sample and hold circuit S/Hi j performs a sampling operation using the output from the level shifter 3. That is, among each sample and hold circuit, S/HAj (
J-1, 2+ 3 +...) [hereinafter abbreviated as S/H-A] once per horizontal scanning period, S/HBj and S/Hc
j (j-1, 2, 3,...) [hereinafter referred to as S/H-B
, 8/H-C] are the aforementioned image signals RP, RN, G, , G, once every two horizontal scanning periods.

BP、BNをそれぞれサンプリングし、各々駆動を担当
する列信号電極Dr−j(j−xs2*a*・・・)に
供給すべき電圧をホールドし、必要に応じてインピーダ
ンス変換をして出力する。
BP and BN are each sampled, the voltage to be supplied to the column signal electrode Dr-j (j-xs2*a*...) in charge of driving each is held, and the impedance is converted as necessary and output. .

このホールドされた信号電圧は、アナログスイッチ51
j(’−A、Bt C,J−1e’2t a p・・・
)に加えられ、制御信号H,、HB、 Hoにより、1
水平走査周期の半分の周期毎に切換えて出力制御付バッ
ファアンプ7に入力され、その出力で列信号電極Dr−
j(j−x*2ta*・・・)を駆動している。
This held signal voltage is applied to the analog switch 51
j('-A, Bt C, J-1e'2t a p...
), and by the control signals H,, HB, Ho, 1
It is switched every half period of the horizontal scanning period and is input to the buffer amplifier 7 with output control, and its output is applied to the column signal electrode Dr-
j (j-x*2ta*...) is being driven.

次に、垂直走査用シフトレジスタ8には、水平走査周波
数の2倍の周波数のクロックパルスφ7と、テレビジョ
ン信号からの垂直同期信号を遅延させて得られる垂直走
査開始信号Dvとが印加される。この垂直走査用シフト
レジスタ8も、通常のシフトレジスタと同様の構成であ
り、垂直走査開始信号Dvが入力されると、クロックパ
ルスφ7が1クロック入力されるたび毎に、行信号電極
OB  1 s QB  2 e Ga  3 * ”
”の順に下側にシフトして、lクロックずつ行信号電極
Ga−k(k−1゜2.3.・・・)へ出力するもので
ある。、第4図は第1図のカラー液晶パネルにおける1
画素の構成を示した回路図である。
Next, a clock pulse φ7 having a frequency twice the horizontal scanning frequency and a vertical scanning start signal Dv obtained by delaying the vertical synchronization signal from the television signal are applied to the vertical scanning shift register 8. . This vertical scanning shift register 8 also has the same configuration as a normal shift register, and when the vertical scanning start signal Dv is input, the row signal electrode OB 1 s is changed every time the clock pulse φ7 is input for one clock. QB 2 e Ga 3 *”
”, and outputs it to the row signal electrode Ga-k (k-1゜2.3...) in l clock increments. Figure 4 shows the color liquid crystal shown in Figure 1. 1 in the panel
FIG. 2 is a circuit diagram showing the configuration of a pixel.

第4図において、10はMOS)ランジスタ、11は液
晶セルである。
In FIG. 4, 10 is a MOS transistor, and 11 is a liquid crystal cell.

テレビの水平走査線に相当する行信号電極Ga−k(k
−1、2、3、・・・)に、前述の如く、垂直走査用シ
フトレジスタ8より信号が入力されると、第4図に示す
様に、その行信号電極Ga−kにゲートが接続されてい
るMOSトランジスタ1oがオンされて、列信号電極D
r  jに与えられていた信号電圧が液晶セル11に加
わり、カラー液晶パネル9のに行j列目の画素が表示状
態となる。
A row signal electrode Ga-k (k
-1, 2, 3,...) as described above from the vertical scanning shift register 8, the gates are connected to the row signal electrodes Ga-k as shown in FIG. The MOS transistor 1o that has been connected is turned on, and the column signal electrode D
The signal voltage applied to rj is applied to the liquid crystal cell 11, and the pixel in row j, column of color liquid crystal panel 9 enters a display state.

尚、液晶自体やMOS)ランジスタ10のオフ時のリー
クが無視できない場合は、各画素の列信号電極Dr  
jに信号保持容量を付加するようにすればよい。
In addition, if the leakage when the liquid crystal itself or MOS) transistor 10 is off cannot be ignored, the column signal electrode Dr of each pixel
A signal holding capacitor may be added to j.

また、第4図に示す全ての、液晶セル11の片方の電極
は共通に接続され、液晶を交流駆動するために信号電圧
のほぼ中点電位が与えられる。
Further, one electrode of all the liquid crystal cells 11 shown in FIG. 4 is connected in common, and approximately the midpoint potential of the signal voltage is applied to drive the liquid crystal with alternating current.

以上、第1図における各回路の動作について説明した。The operation of each circuit in FIG. 1 has been described above.

さて、そこで、以上述べてきた動作を、j(−3J−2
:J−1,2,3,・・・)列目の列信号電極Dr  
j及びj+1.j+2列目の列信号電極Dr−j+1 
、 Dr−j +2を駆動する場合を取上げて、第5図
によりさらに具体的に説明を加えることにする。
Now, the operation described above can be expressed as j(-3J-2
:J-1, 2, 3,...) column signal electrode Dr
j and j+1. j+2nd column signal electrode Dr-j+1
, Dr-j +2 will be discussed in more detail with reference to FIG.

第5図は第1図における要部回路の動作タイミング及び
要部信号のタイミングをそれぞれ示したタイムチャート
である。
FIG. 5 is a time chart showing the operation timings of the main circuits and the timings of the main signals in FIG. 1, respectively.

第5図において、各サンプルホールド回路のサンプリン
グ期間をW″、又、アナログスイッチSij (i−人
、B、C1j−1,2,3,・・・)が選択されてサン
プリングされた画像信号が出力制御材ノ(ツファアンブ
7に送られ、列信号電極Dr  Jが駆動される出力期
間をR1″という記号をつけて示している。尚、サンプ
リング期間″W”及び出力期間“几”の後に続く()内
には、サンプリングされた画像信号が書込まれるべき、
画素の属する行の行番号k(K−1t2,3t・・・)
が記入されている。また、第5図のQa−kにおける”
H”の期間は、その行信号電極Ga−kが選択(即ち、
垂直走査用シフトレジスタ8から信号が入力されている
。)されている期間を表している。
In FIG. 5, the sampling period of each sample-and-hold circuit is W'', and the analog switch Sij (i-person, B, C1j-1, 2, 3, . . . ) is selected and the sampled image signal is The output period during which the output control material is sent to the amplifier 7 and the column signal electrode Dr J is driven is indicated by the symbol R1''.The period following the sampling period ``W'' and the output period ``几'' The sampled image signal should be written in ().
Row number k of the row to which the pixel belongs (K-1t2, 3t...)
is entered. Also, in Qa-k in FIG.
During the “H” period, the row signal electrode Ga-k is selected (i.e.,
A signal is input from the vertical scanning shift register 8. ) represents the period in which the

第1フイールドでは、1フイールド毎に論理が反転する
信号Fiにより、水平走査用シフトレジスタ1の出力Q
zn−1はデータセレクタw2n−1の出力として、又
、QznはW2nの出力としてそれぞれ選択される。
In the first field, the output Q of the horizontal scanning shift register 1 is controlled by the signal Fi whose logic is inverted every field.
zn-1 is selected as the output of data selector w2n-1, and Qzn is selected as the output of W2n.

第1水平走査周期の期間、データセレクタW2n−1の
出力はレベルシフタ3を介してサンプルホールド回j3
s/H−Aに入力され、サンプリングが行なわれる。一
方、データセレクタW2nの出力は、1水平走査周期毎
に互いに論理が反転する信号H1及びB2と共に、アン
ド回路2に入力される。Igl水平走査周期では、Hl
は”H″、B2は′L″となるので、データセレクタW
2nの出力は、その後レベルシフタ3を介して、サンプ
ルホールド回路S/H−Bに入力されてサンプリングが
行なわれる。
During the first horizontal scanning period, the output of the data selector W2n-1 is sent to the sample and hold circuit j3 via the level shifter 3.
The signal is input to s/H-A and sampling is performed. On the other hand, the output of the data selector W2n is input to the AND circuit 2 together with the signals H1 and B2 whose logics are inverted each other every horizontal scanning period. In the Igl horizontal scanning period, Hl
is “H” and B2 is “L”, so data selector W
The output of 2n is then inputted to the sample and hold circuit S/H-B via the level shifter 3, where sampling is performed.

このとき、データセレクタW2n−1,W2nの出力は
、各々、第1行及び第2行の連続するR、G。
At this time, the outputs of the data selectors W2n-1 and W2n are consecutive R and G in the first and second rows, respectively.

Bの画素に対応する3個のサンプルホールド回路に伝達
され、例えば最初にR11e G12 * B13、次
に几21 * G22 p ”23、その次に几14 
* G15うB16という様に、1度に同一行の連続す
る3原色画素分の画像信号がサンプリングされ、それを
2行にわたって交互に繰返していく。しかし、B(赤)
の画像信号は遅延回路4により2画素分(即ち、2T)
、q(緑)の1iiII像信号は同じく1画素分(即ち
、IT)、それぞれ遅延されているため、前述した如く
、実質的には位相の異なるタイミング信号で几、G、B
別々に3回サンプリングを行なうのと等価である。従っ
て、水平走査用シフトレジスタ1のクロックパルスφ□
は、1画素fつサンプリングする場合の1/3の周波数
で済むことになる。
It is transmitted to three sample and hold circuits corresponding to the B pixels, for example, first R11e G12 * B13, then 几21 * G22 p "23, and then 几14
* Image signals for three consecutive primary color pixels in the same row are sampled at a time, such as G15 and B16, and this is alternately repeated over two rows. However, B (red)
The image signal of 2 pixels (i.e., 2T) is processed by the delay circuit 4.
, q (green) 1iiiIII image signals are similarly delayed by one pixel (i.e., IT), so as mentioned above, the timing signals of 几, G, B are substantially different in phase.
This is equivalent to sampling three times separately. Therefore, the clock pulse φ□ of the horizontal scanning shift register 1
This means that the frequency required is 1/3 of that required when sampling f pixels per pixel.

次に、このサンプリング動作が第1水平走査周期の有効
表示期間分、終了すると、続く第2水平走査周期の有効
表示期間が始まるまでの間(即ち、水平帰線期間)、各
サンプルホールド回路S/H−Aからアナログスイッチ
8Aj及び出力制御付バッファアンプ7を通して、第1
行目の画素に見合う画像信号が列信号電極Dr  jに
加えられ、第1行目の画素の液晶セルが駆動される。尚
、このとき、第1行目の行信号電極Ga−1は、出力制
御付バッファアンプ7から上記画像信号が出力されるよ
りも前に選択されている(即ち、垂直走査用シフトレジ
スタ8より信号が入力されている。)ものとする。すな
わち、水平帰線期間において、列して、画素に収り込ま
れる。そして、次にこの列信号電&Dr  jに新たな
信号が加えられるよりもが 前に、行信号[極Ga−1,,@L”になる。
Next, when this sampling operation ends for the effective display period of the first horizontal scanning period, each sample and hold circuit S /H-A through the analog switch 8Aj and the buffer amplifier 7 with output control, the first
An image signal corresponding to the pixel in the row is applied to the column signal electrode Dr j, and the liquid crystal cell of the pixel in the first row is driven. At this time, the row signal electrode Ga-1 of the first row is selected before the above-mentioned image signal is output from the output control buffer amplifier 7 (that is, the row signal electrode Ga-1 is selected from the vertical scanning shift register 8). signal is input). That is, during the horizontal retrace period, the pixels are arranged in rows and fit into pixels. Then, before a new signal is added to the column signal voltage &Drj, the row signal becomes the [pole Ga-1, ,@L''.

wS2水平走査周期の有効表示期間になると、水平走査
用シフトレジスタ1の出力Qzn−1は、第1水平走査
周期と同様、データセレクタw2 n−、の出力として
出力され、レベルシフタ3を介してサンプルホールド回
j38/H−Aに入力されてサンプリングが行われる。
When the effective display period of the wS2 horizontal scanning period begins, the output Qzn-1 of the horizontal scanning shift register 1 is output as the output of the data selector w2n-, as in the first horizontal scanning period, and is sampled via the level shifter 3. The signal is input to hold circuit j38/HA and sampling is performed.

一方、出力QznはデータセレクタW2nの出力として
アンド回路2に入力されるが、今度は、第1水平走査周
期と#′i逆にHlは1L”に、B2は@ l(III
となるため、レベルシ7り3を介して後、サンプルホー
ルド回路S/H−Bに代わってS/H−Cが選択され、
サンプルホールド回路3/H−Aと共に第1水平走査周
期と全く同様にサンプリング動作が行なわれる〇−万、
このサンプリング動作と並行して、第2水平走査周期に
おける有効表示期間のほぼ真中の時刻に、第1水平走査
周期で画像信号サンプリングを行なったサンプルホール
ド回路S/H−Bから、アナログスイッチ8Bj及び出
力制御付バッファアンプ7を通して、第2行目の画素に
見合う画像信号が列信号電極Dr−Jに加えられ、前も
って選択されている第2行目の行信号電極Ga −2に
より、第2行目の画素の液晶セルが駆動される。
On the other hand, the output Qzn is input to the AND circuit 2 as the output of the data selector W2n, but this time, Hl is 1L", contrary to the first horizontal scanning period, and B2 is @l(III
Therefore, after passing through level shifter 3, S/H-C is selected instead of sample-and-hold circuit S/H-B, and
A sampling operation is performed in exactly the same manner as in the first horizontal scanning period together with the sample hold circuit 3/H-A.
In parallel with this sampling operation, at a time approximately in the middle of the effective display period in the second horizontal scanning period, the analog switch 8Bj and An image signal corresponding to the pixels in the second row is applied to the column signal electrode Dr-J through the buffer amplifier 7 with output control, and the row signal electrode Ga-2 in the second row selected in advance causes the pixel in the second row to be applied to the column signal electrode Dr-J. The liquid crystal cells of the eye pixels are driven.

ここで明らかなように、サンプルホールド回路8/H−
Aは1水平走査周期毎にサンプルホールドを繰返し、サ
ンプルホールド回路、、8/H−B。
As is clear here, the sample and hold circuit 8/H-
A is a sample and hold circuit that repeats sample and hold every horizontal scanning period, 8/H-B.

S/H−Cは2水平走査周期に1回ずつ交互にサンプル
ホールドを行ない、サンプルホールド回路8/H−Aに
は、サンプリングタイミングの早い奇数行の画素に対応
する画像信号が、又、サンプルホールド回路S/H−B
 、 S/H−Cには、サンプリングタイミングの遅い
偶数行の画素に対応する画像信号が、各々サンプルホー
ルドされる。
The S/H-C performs sample and hold alternately once every two horizontal scanning periods, and the sample and hold circuit 8/H-A receives image signals corresponding to pixels in odd-numbered rows whose sampling timing is early; Hold circuit S/H-B
, S/H-C, image signals corresponding to even-numbered row pixels whose sampling timing is slow are sampled and held, respectively.

以下、同様な動作を繰返し、垂直方向の画素数が例えば
480画素の場合、240の水平走査周期中に3原色画
像信号をサンプリングし、第241水平走査周期までの
間に全ての画素を1回ずつ選択駆動することとなる。
Thereafter, the same operation is repeated, and if the number of pixels in the vertical direction is, for example, 480 pixels, the three primary color image signals are sampled during 240 horizontal scanning periods, and all pixels are sampled once until the 241st horizontal scanning period. The selection drive will be performed one by one.

テレビ画像として、例えば、インタレース方式NTSC
画像信号を扱うものとすると、1フイールドは262.
5水平走査周期から栴成される。従って、通常のテレビ
受像機なら、第263水平走査周期の画像信号による表
示(言い換えれば、走査線)は、画面垂直方向において
、第1水平走査周期の画像信号による表示(言い換えれ
ば、走査線)よりも、ひとつ上に位置し、第264水平
走査周期の画像信号による表示(言い換えれば、走査S
)は、ill水平走査周期の画像信号による表示(言い
換えれば、走査i)よりも、ひとつ下に位置するはずで
ある。この様に、第1フイールドと第2フイールドとで
は、走査線の垂直位置が異なるため、l水平走査周期の
画像信号で駆動される2行分の画素の組合せを第1フイ
ールドと第2フイールドで変える必要がある。
As a TV image, for example, interlaced NTSC
When dealing with image signals, one field has 262.
It is composed of 5 horizontal scanning periods. Therefore, in the case of a normal television receiver, the display using the image signal of the 263rd horizontal scanning period (in other words, the scanning line) is the display using the image signal of the 1st horizontal scanning period (in other words, the scanning line) in the vertical direction of the screen. , and is displayed by the image signal of the 264th horizontal scanning period (in other words, the scanning S
) should be located one position below the display by the image signal of ill horizontal scanning period (in other words, scan i). In this way, since the vertical positions of the scanning lines are different in the first field and the second field, the combination of two rows of pixels driven by the image signal of l horizontal scanning period can be set in the first field and the second field. It needs to change.

従って、このことを考慮し、第2フイールドでは第26
3水平走査周期の画像信号でl111!1行目の画素の
みを駆動し、第264水平走査周期の#儂信号で第2行
目の画素と第3行目の画素とを駆動するようにしている
。従って、第263水平走査周期中にサンプルホールド
回路S/H−Aが画像信号をサンプリングして得た信号
は、画素に印加されないことになる。これを第5図では
几(X)と表示している。
Therefore, taking this into consideration, the 26th
Only the pixels in the 111!1 row are driven with the image signal of 3 horizontal scanning periods, and the pixels of the 2nd row and the pixels in the 3rd row are driven with the #I signal of the 264th horizontal scanning period. There is. Therefore, the signal obtained by sampling the image signal by the sample-and-hold circuit S/H-A during the 263rd horizontal scanning period is not applied to the pixel. This is indicated as 几(X) in FIG.

尚、具体的には、データセレクタw2n−1,w2nが
、第2フイールドにおいて、第1フイールドと反対の入
力を選択することにより行われており、W2n−1から
はQ2nが1又W2nからはQ2n−tの出力が各々出
力される。
Specifically, data selectors w2n-1 and w2n select the input opposite to the first field in the second field, and Q2n is 1 from W2n-1 and Q2n is 1 from W2n. The outputs of Q2n-t are respectively output.

すなわち、信号Piによりフィールド毎にデータセレク
タw2n−1、W2nの出力を切り換えることによって
、サンプルホールド回路において、第1フイールドでは
、サンプリングした2行分の画像信号のうち、サンプリ
ングタイミングの早い方を先に出力し、第2フイールド
では遅い方を先に出力するようにしているのである。す
なわち、@1フィールド、第2フィールド共に、サンプ
リングした信号を先に出力するのは、サンプルホールド
回路S/H−Aであるので、従って、第2フイールドで
は、サンプルホールド回路S/H−Aには、サンプリン
グタイミングの遅い偶数行の画素に対応する画像信号が
出力Q2nのタイミングで、又、サンプルホールド回路
S/H−B 、 S/H−Cには、サンプリングタイミ
ングの早い奇数行に対応する画像信号がQ2n−1のタ
イミングで、各々サンプルホールドされる。
That is, by switching the outputs of the data selectors w2n-1 and W2n for each field using the signal Pi, the sample-and-hold circuit selects the earlier sampling timing of the two sampled image signals for the first field first. The slower one is output first in the second field. In other words, in both the @1 field and the second field, the sample and hold circuit S/H-A outputs the sampled signal first, so in the second field, the sample and hold circuit S/H-A outputs the sampled signal first. In this case, the image signals corresponding to the pixels of even rows with slow sampling timing are outputted at the timing of Q2n, and the image signals corresponding to the odd rows with early sampling timing are sent to the sample and hold circuits S/H-B and S/H-C. The image signals are each sampled and held at the timing of Q2n-1.

このようにして、第1.第2フイールドを通して、第5
04水平走査周期までの間に全ての画素を2回選択駆動
することになる。
In this way, the first. through the second field, the fifth
All pixels are selectively driven twice during the 04 horizontal scanning period.

ここで、几、G、Hの原色信号は、必要に応じて遅延回
路4を通った後、極性反転回路5により、正極性と負極
性の2つの信号へ、〜、GP、GN。
Here, the primary color signals of 几, G, and H pass through a delay circuit 4 as necessary, and then are converted into two signals of positive polarity and negative polarity by a polarity reversing circuit 5, ~, GP, GN.

BP、BNに分けて出力される。そして、サンプルホー
ルド回路8/H−Aでは常に正極性の信号が、又、サン
プルホールド回路S/H−B 、S/H−Cでは常に負
魯性の信号がサンプルホールドされる。このサンプルホ
ールドされた信号がアナログスイッチ%3 、 Snj
、 Scjによって切換えられて列信号T!1極Dr 
 jへ出力されるため、列信号電極Dr  jに印加さ
れる画像信号の極性は、1/2水平走査周期毎に切換わ
る。
It is output separately into BP and BN. The sample-and-hold circuit 8/HA always samples and holds a positive signal, and the sample-and-hold circuits S/H-B and S/H-C always sample and hold a negative signal. This sampled and held signal is the analog switch %3, Snj
, Scj to switch the column signal T! 1 pole Dr
Therefore, the polarity of the image signal applied to the column signal electrode Dr j is switched every 1/2 horizontal scanning period.

従って、各1画素について考えれば、1フイールドに1
回・異った極性の画像信号が印加されることになるため
、液晶セル11の駆動電圧は2フイ一ルド周期、すなわ
ちフレーム周期(30Hz)で交流駆動されることにな
る。尚、サンプルホールド回路S/H−Aと、サンプル
ホールド回路S/H−B、S/H−Cとに与える画像信
号の極性は上述の通りでなくとも、互いに反対の極性で
あればよい。
Therefore, if we consider each pixel, 1 field contains 1 pixel.
Since image signals of different polarities are applied, the driving voltage of the liquid crystal cell 11 is AC driven at a two-field period, that is, a frame period (30 Hz). Note that the polarities of the image signals supplied to the sample-and-hold circuit S/H-A and the sample-and-hold circuits S/H-B and S/H-C do not have to be as described above, as long as they are opposite to each other.

又、本実施例では、列信号電極Dr  !に与えられる
画像信号の極性が1/2水平走査周期毎に反転、つまり
、1行毎に画像信号の極性が反転するライン反転駆動(
行毎反転駆動)を行っているが、サンプルホールド回路
S /H−Aと、サンプルホールド回路S/H−B 、
 S/H−Cとで、サンプリングする1ihi11!信
号の極性を分けないで、同一極性の画像信号をサンプリ
ングして、その同一極性の画像信号をフィールド毎に反
転させるフィールド反転駆動を絢いることも可能である
。この場合、列信号電極Dr  jに与えられる画像信
号の極性も、各液晶セル11に与えられるrI!Ii像
信号の極性も共に、フィールド毎に反転し、2フイ一ル
ド周期の交流波形となる。
Furthermore, in this embodiment, the column signal electrode Dr! Line inversion drive (in which the polarity of the image signal applied to the image signal is inverted every 1/2 horizontal scanning period, that is, the polarity of the image signal is inverted every row
The sample and hold circuit S/H-A, the sample and hold circuit S/H-B,
1ihi11 to sample with S/H-C! It is also possible to perform field inversion driving in which image signals of the same polarity are sampled and the image signals of the same polarity are inverted field by field without separating the polarities of the signals. In this case, the polarity of the image signal applied to the column signal electrode Drj is also the same as rI! applied to each liquid crystal cell 11. The polarity of the Ii image signal is also reversed for each field, resulting in an alternating current waveform with a two-field period.

@1図において、カラー液晶パネル9の水平画素数が6
形程度の画面サイズでは648程度必要になると考えら
れるが、この時、水平走査用シフトレジスタ1のクロッ
クパルスφ□KIF求されるその周波&fHは、例えば
、NTSCテレビ画像信号に対して下記のように計算さ
れる。
In Figure @1, the number of horizontal pixels of the color liquid crystal panel 9 is 6.
It is thought that approximately 648 pixels will be required for a screen size of about 100 mm, but at this time, the required frequency &fH of the clock pulse φ□KIF of the horizontal scanning shift register 1 is as follows for an NTSC television image signal. It is calculated as follows.

−8,2Mllz ここで、2/3倍するのは、前述した如く、三角配列と
なっているため、同一原色信号のサンプリングポイント
が水平画素数の2倍になること、並びに画像信号の遅延
回路4を用いて、3原色信号同時サンプリングを行なう
ことによる。一般に、り この7、ロックパルスφ□の周波数翰が、大きくなると
、水平走査用シフトレジスターの消費電力が大きくなる
-8,2Mllz Here, the reason for multiplying by 2/3 is that, as mentioned above, since the triangular array is used, the sampling point of the same primary color signal is twice the number of horizontal pixels, and the delay circuit of the image signal. 4 to perform simultaneous sampling of the three primary color signals. Generally, as the frequency of the lock pulse φ□ increases, the power consumption of the horizontal scanning shift register increases.

そこで、クロックパルスφ□の周波数を1/2(4,I
 MHz )とした2相クロックφH1lφH2を用い
たリセット端子(Rs)付ダイナミック形シフトレジス
タを、水平走査用シフトレジスターとして 。
Therefore, the frequency of clock pulse φ□ is reduced to 1/2 (4, I
A dynamic shift register with a reset terminal (Rs) using a two-phase clock φH1lφH2 (MHz) is used as a horizontal scanning shift register.

用いることを考える。Think about using it.

その構成例を第6図に示し、その動作波形例を第7図に
示す。
An example of its configuration is shown in FIG. 6, and an example of its operating waveforms is shown in FIG.

第6図において、21はアナログスイッチであり、ここ
ではCMO8構成としている。22はアナログスイッチ
21がオフの時に、オフになる直前の信号電圧をホール
ドするホールド容量であり、寄生容墓で代用してもよい
。23はノンインバーテイングバツ7アであり、例えば
インバータを2個続続接続したものである。24はリセ
ット用のNMO8)ランジスタであり、帰線期間等の長
い間、2相クロックφH1,φ8゜が与えられない時に
、リセット端子R5にHレベルを与えて、シフトレジス
タ出力を安定に非選択状態に保つ働きをする。
In FIG. 6, 21 is an analog switch, which here has a CMO8 configuration. 22 is a hold capacitor that holds the signal voltage immediately before turning off when the analog switch 21 is off, and may be replaced by a parasitic capacitor. Reference numeral 23 denotes a non-inverting circuit 7a, which is, for example, two inverters connected in series. 24 is an NMO8) transistor for reset, and when the two-phase clocks φH1 and φ8° are not applied for a long time such as during the retrace period, an H level is applied to the reset terminal R5 to stably deselect the shift register output. It works to maintain the condition.

第1図の水平走査用シフトレジスタ1として、その出力
段数が、例えば、432段である場合(水平画素数64
8に対応)、第6図の回路を216回路、縦続接続した
ものを使うと、回路規模及び消費電力を低減できる。尚
、後に述べる本発明の他の実施列における水平走査用シ
フトレジスタについても第6図の回路例が適用できる。
When the horizontal scanning shift register 1 in FIG. 1 has, for example, 432 output stages (the number of horizontal pixels is 64
8), the circuit scale and power consumption can be reduced by using 216 cascaded circuits of the circuit shown in FIG. The circuit example shown in FIG. 6 can also be applied to horizontal scanning shift registers in other embodiments of the present invention, which will be described later.

この他、港1図の水平走査用シフトレジスタ1として、
その出力段数が432段である場合(水平画素数648
に対応)、通常の1クロック入力216段シフトレジス
タを2系統用いた回路を用いてもよい。この場合、2系
統のシフトレジスタのクロックパルスは互いく位相が1
8o°異なる2相クロックをそれぞれのクロックとして
用いることにより、第7図に示したのと同様の出力波形
が得られる。
In addition, as the horizontal scanning shift register 1 in the port 1 diagram,
When the number of output stages is 432 (horizontal pixel number 648
), a circuit using two systems of normal 1-clock input 216-stage shift registers may be used. In this case, the clock pulses of the two systems of shift registers have a phase of 1
By using two phase clocks differing by 8° as the respective clocks, output waveforms similar to those shown in FIG. 7 can be obtained.

第8図は、第1図の各入力端子より与えられる制御信号
H1+ H2e HA t HB r HCを形成する
ための回路を示す回路図である。
FIG. 8 is a circuit diagram showing a circuit for forming the control signal H1+H2e HA t HB r HC applied from each input terminal of FIG. 1.

石8図において、25は4進カウンタ、27はアンド(
AND)回路である。
In the stone 8 diagram, 25 is a quaternary counter, and 27 is an and (
AND) circuit.

4進カウンタ25に水平走査周期の半分の周期のクロッ
クH/2(例えば、垂直走査用シフトレジスタ8のり四
ツクパルスφVで代用しても良い。)を与えると、上位
ビットQ1には水平走査周期毎に反転する信号が得られ
、同時にその反転信号Q1も得られる。これらの信号は
、丁度、第1図のH1tH2で要求する信号に他ならな
い。
When a clock H/2 with a period half the horizontal scanning period (for example, it may be substituted with a four clock pulse φV of the vertical scanning shift register 8) is given to the quaternary counter 25, the upper bit Q1 has the horizontal scanning period. A signal that is inverted each time is obtained, and at the same time, the inverted signal Q1 is also obtained. These signals are exactly the signals required by H1tH2 in FIG.

一方、制g]信号Hえ、 HB、 Hoとしては、第5
図に示したサンプルホールド回路S/H−A、B、Cの
出力期間″R″の部分に対応した選択パルスが必要であ
るが、それらの制御信号は、4進カウンタ25の出力と
、出力制御信号OEとをアンド(AND)回路27に入
力することにより得ている。
On the other hand, as for the control g] signals He, HB, Ho, the fifth
A selection pulse corresponding to the output period "R" of the sample-and-hold circuits S/H-A, B, and C shown in the figure is required, but these control signals are provided by the output of the quaternary counter 25 and the output It is obtained by inputting the control signal OE to an AND circuit 27.

4進カウンタ25の下位ビット出力から形成される信号
人は1/2水平走査周期であり、上位ビットと下位ビッ
トの割出力から形成される信号HB。
The signal HB formed from the lower bit output of the quaternary counter 25 has a 1/2 horizontal scanning period, and the signal HB is formed from the divided output of the upper bit and lower bit.

Hcは、1水平走査周期である。Hc is one horizontal scanning period.

尚、4進カウンタ25のリセット端子Rには、垂直走査
用シフトレジスタ8との同期をとるために、垂直同期信
号と同期した信号〜を加える必要がある。
Incidentally, in order to synchronize with the vertical scanning shift register 8, it is necessary to apply a signal ~ synchronized with the vertical synchronization signal to the reset terminal R of the quaternary counter 25.

また、第1図に示した倍速線順次走査回路をIC化する
場合は、第8図の制御回路を内蔵することにより入力端
子数を低減できる効果がある。
Further, when the double-speed linear sequential scanning circuit shown in FIG. 1 is integrated into an IC, the number of input terminals can be reduced by incorporating the control circuit shown in FIG. 8.

次に、第9図は本発明の他の実施例を示すブロック図、
第10図は第9図における要部回路の動作タイミング及
び要部信号のタイミングをそれぞれ示したタイムチャー
ト、である。
Next, FIG. 9 is a block diagram showing another embodiment of the present invention,
FIG. 10 is a time chart showing the operation timings of the main circuits and the timings of the main signals in FIG. 9, respectively.

本実施例が第1図の実施例と大きく異なる点は、1本の
列信号電極に接続されるサンプルホールド回路の数が3
系統から4系統になった点と、出力制御付バッファアン
プ7に代わり、出力制御のないバッファアンプ12を用
いた点と、さらに、1度にサンプリングする画像信号の
対応する画素の組合せを変え、それに応じて几、G、B
の画像信号を遅延するための遅延回路4の遅延量を変え
た点である。
The major difference between this embodiment and the embodiment shown in FIG. 1 is that the number of sample and hold circuits connected to one column signal electrode is 3.
The system has been changed to four systems, the buffer amplifier 12 without output control is used instead of the buffer amplifier 7 with output control, and the combination of corresponding pixels of the image signal sampled at one time has been changed. Accordingly, Rin, G, B
The difference is that the amount of delay of the delay circuit 4 for delaying the image signal of is changed.

第5図と第10図の動作タイミングを比べてみるとわか
るように、第1図のサンプルホールド回路S/H−Aは
、第9図のサンプルホールド回路S /H−Aと8/H
−Cの動作を兼務しており、そのため、第1図の実施例
では、1本の列信号電極当りのサンプルホールド回路の
数が3系統で済む構成となっている。しかし、この構成
であると、サンプルホールド回路S /H−Aは、第5
図に示す様に、1水平走査周期の有効表示期間中は常に
サンプリングしなければならないため、サンプルホール
ド回路8/H−Aからの出力期間”R″を水平帰線期間
内にする必要が生じる。そこで、第1図の実施例では出
力制御付バッファアンプ7を用いて、水平帰線期間に相
当する時間だけこのバッファアンプ7を動作させて、列
信号電極Dr  jを駆動し、残りの期間は列信号電極
Dr  jに接続されたホールド容量、又は寄生容量に
より、その信号電圧をホールドさせるようにしていた。
As can be seen by comparing the operation timings in FIG. 5 and FIG. 10, the sample hold circuit S/H-A in FIG.
Therefore, in the embodiment shown in FIG. 1, the number of sample and hold circuits per column signal electrode is only three. However, with this configuration, the sample and hold circuit S/H-A
As shown in the figure, sampling must be performed at all times during the effective display period of one horizontal scanning cycle, so the output period "R" from the sample and hold circuit 8/H-A must be within the horizontal retrace period. . Therefore, in the embodiment shown in FIG. 1, a buffer amplifier 7 with output control is used, and the buffer amplifier 7 is operated for a time corresponding to the horizontal retrace period to drive the column signal electrode Dr j, and the remaining period is The signal voltage was held by a hold capacitor or a parasitic capacitor connected to the column signal electrode Dr j.

又、サンプルホールド回路S/H−B、Cについては出
力時間の制限はないが、駆動電圧のばらつきを考慮して
、サンプルホールド回路S/H−Aと同じ出力時間とし
ていた。しかしながら、このように短い出力時間1R″
では、列信号v1極Dr  Jは十分駆動されず、回路
のばらつきの影響を受は易い。また、列信号電極Dr 
 jにリークがある場合、ホールドした信号電圧が変化
してしまう場合がある。
Further, although there is no restriction on the output time of the sample and hold circuits S/H-B and C, the output time is set to be the same as that of the sample and hold circuit S/H-A in consideration of variations in drive voltage. However, such a short output time of 1R''
In this case, the column signal v1 pole Dr J is not driven sufficiently and is easily affected by circuit variations. In addition, the column signal electrode Dr
If there is a leak in j, the held signal voltage may change.

そこで、本実施例では、サンプルホールド回路を1本の
列信号電極当り4系統設け、第10図に示す様に、第1
水平走査周期ではサンプルホールド回路S/H−A 、
 S/H−Bがサンプリング動作をサンプルホールド回
路S/H−C、S/H−Dがホールド動作をそれぞれ行
い、又、第2水平走査周期ではそれぞれ逆の動作を行な
うことにより、出力時間9R”の制約を無くし、十分な
時間、列信号電5IDr  jに駆動電圧を印加できる
ようKしている。尚、バッファアンプ12は、常時、信
号を出力しているが、出力制御付バッファを代りに使用
して、必要十分な時間だけ信号が出力されるような方式
とすることにより、低消費電力化を図ることも可能であ
る。
Therefore, in this embodiment, four sample and hold circuits are provided for each column signal electrode, and as shown in FIG.
In the horizontal scanning period, the sample and hold circuit S/H-A,
S/H-B performs sampling operation, sample and hold circuits S/H-C and S/H-D perform hold operation, and in the second horizontal scanning period, each performs the opposite operation, so that the output time is 9R. The buffer amplifier 12 always outputs a signal, but a buffer with output control is used instead. It is also possible to reduce power consumption by using a method in which the signal is output only for a necessary and sufficient time.

第9図において、アンド(AND)回路2の出力は、隣
接する2行分の画素のうち、最も近接する3原色画素に
対応する3個のサンプルホールド回路に接続され、例え
ば、第1フイールドの第1水平走査周期では、最初にR
11(この場合、近接する画素が無いため、1i#素の
みのサンプリングとなる。)、次にG12 * B13
 * R21、その次に814 r (3zz t B
22というように、液晶パネル9の左側から順に、各画
素に対応する画像信号をサンプリングして行く。
In FIG. 9, the output of the AND circuit 2 is connected to three sample and hold circuits corresponding to the three primary color pixels closest to each other among the two adjacent rows of pixels. In the first horizontal scanning period, R
11 (in this case, since there are no adjacent pixels, only 1i# elements are sampled), then G12 * B13
* R21, then 814 r (3zz t B
22, image signals corresponding to each pixel are sampled sequentially from the left side of the liquid crystal panel 9.

このとき、第1図の実施例では、同一行の連続する3画
素に対応する画像信号を1度にサンプリングしていたた
め、几については2画素分(即ち、2T)、Gについて
は1画素分(mち、IT)、各々、画像信号を遅延させ
なければならなかったが、本実施例では、2行にわたっ
て最も近接した3画素分の画塚信号をサンプリングする
ため、几については1/2画素分(即ち、1/2T)、
Gについては1画素分(IT)の遅延で済ませることが
可能となり、遅延回路4の製作が容易となる。
At this time, in the embodiment shown in FIG. 1, image signals corresponding to three consecutive pixels in the same row were sampled at one time, so 2 pixels (i.e., 2T) for G, and 1 pixel for G. (mchi, IT), each image signal had to be delayed, but in this embodiment, since the pixel signals for the three closest pixels across two rows are sampled, the delay is 1/2 pixel portion (i.e. 1/2T),
As for G, it is possible to suffice with a delay of one pixel (IT), making it easy to manufacture the delay circuit 4.

尚、第9図の信号HA、 HB、 Hc、 HDは、第
8図に示した4進カウンタ25の出力Qo 、 Qrを
デコードするだけで、容易に得ることができる。
Note that the signals HA, HB, Hc, and HD in FIG. 9 can be easily obtained by simply decoding the outputs Qo and Qr of the quaternary counter 25 shown in FIG. 8.

本実施例におけるその他の動作は、第1図の実施例とほ
ぼ同じであるため、その説明は省略する。
The other operations in this embodiment are almost the same as those in the embodiment shown in FIG. 1, so their explanation will be omitted.

次に、第11図は本発明の別の実施例を示すブロック図
である。
Next, FIG. 11 is a block diagram showing another embodiment of the present invention.

第11図において、13はレベルシフタ、14はアナロ
グスイッチによるデータセレクタ、である。
In FIG. 11, 13 is a level shifter, and 14 is a data selector using an analog switch.

本実施例では、第9図の実施例の場合と同様に、サンプ
ルホールド回路は1本の列信号電極当り4系統であるが
、先の実施例と大きく異なる点は、R,G、Bの各画像
信号を遅延するための、遅延回路4の遅延量が、1/2
画素分(即ち、1/2T)で済み、1画素分(即ち、I
T)や2画素分(即ち、2T)といった長くて、ばらつ
きの大きな遅延回路を用いなくてもよいことである。
In this embodiment, as in the embodiment shown in FIG. 9, there are four sample and hold circuits per column signal electrode, but the major difference from the previous embodiment is that The amount of delay of the delay circuit 4 for delaying each image signal is 1/2
It only takes one pixel (i.e., 1/2T), and one pixel (i.e., I
There is no need to use a delay circuit that is long and has large variations such as T) or two pixels (that is, 2T).

その代わり、水平走査用シフトレジスタlの出力がアン
ド(AND)回路2で信号H1# B2によりデコード
されて得られる信号、即ち、アンド(AND)回路2の
出力は、各々、2系統のサンプルホールド回路に接続さ
れることになり、その為、水平走査用シフトレジスタl
のクロックパルスφ□の周波数は、R1図や第9図の実
施例の場合の15倍となる(尚、実際の周波数の臘は、
式(1)の第2項の係数を2/2、(即ち、1とするこ
とによ 。
Instead, the signal obtained by decoding the output of the horizontal scanning shift register l by the signal H1#B2 in the AND circuit 2, that is, the output of the AND circuit 2, is a sample hold signal of two systems. It will be connected to the circuit, so the horizontal scanning shift register l
The frequency of the clock pulse φ□ is 15 times that of the embodiments shown in FIG. R1 and FIG. 9 (the actual frequency is
By setting the coefficient of the second term of equation (1) to 2/2 (that is, 1).

り与えられる。)0このことは、言い換えれば、1行お
きに1.5画素分ずつ水平方向に画素をずらした三角配
列に対し、遅延回路4により0.5画素分位相をすら、
した画像信号と、位相ずれない画像信号とを同時にサン
プリングすることにより、サンプリングクロック周波数
を半分(1画素ずつサンプリングする際のサンプリング
クロック周波数の半分)に低減する方式である。
will be given. )0 In other words, for a triangular array in which pixels are shifted horizontally by 1.5 pixels in every other row, the delay circuit 4 shifts the phase by 0.5 pixels,
This method reduces the sampling clock frequency to half (half the sampling clock frequency when sampling one pixel at a time) by simultaneously sampling the image signal that has been detected and the image signal that does not have a phase shift.

また、本実施例では、第1図や第9図の実施例とは異な
り、極性反転回路5と遅延回路4の配置順序を入れかえ
、両者の間にアナログスイッチによるデータセレクタ1
4を挿入してそれをフィールド毎に切換えている。これ
は、列信号電極に加える画像信号の極性を1行毎に反転
させ、かつ1画素について見れば、1フイールド毎に、
その液晶セルに加える画像信号の極性を反転させるライ
ン反転駆動(行毎反転駆動)に対応するためである。ま
た、先に述べたフィールド反転駆動を行う場合は、デー
タセレクタ14は不要となり、フィールド毎に反転する
画像信号を直接接続すれば良い0 本実施例における他の動作は第9図の実施例と同様であ
るため、その説明は省略する。
Further, in this embodiment, unlike the embodiments shown in FIGS. 1 and 9, the arrangement order of the polarity inverting circuit 5 and the delay circuit 4 is reversed, and a data selector 1 using an analog switch is provided between them.
4 is inserted and switched for each field. This means that the polarity of the image signal applied to the column signal electrode is reversed for each row, and for each pixel, for each field,
This is to support line inversion drive (row-by-row inversion drive) in which the polarity of the image signal applied to the liquid crystal cell is inverted. In addition, when performing field inversion driving as described above, the data selector 14 is not required, and it is sufficient to directly connect the image signal that is inverted for each field.Other operations in this embodiment are the same as in the embodiment shown in FIG. Since they are similar, their explanation will be omitted.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、1水平走査周期中に2行分の画素を容
易に選択駆動でき、しかも、色フイルタ三角配置に対応
しつつ、線順次走査や行毎反転駆動を行うことができる
ので、例えば、NTSCテレビ画像信号で垂直画素数が
約480画素ある液晶パネルを駆動する時、1フイール
ド毎に画像信号の極性を反転させることにより、液晶セ
ルに印加する電圧は2フイールド(1フレーム)周期、
すなわち、30Hzの交流信号となり、フリッカが少な
く、液晶素子の長寿命化が図れると共に、色フイルタ三
角配置による高精細な表示ができる。
According to the present invention, it is possible to easily selectively drive two rows of pixels during one horizontal scanning period, and also to perform line sequential scanning and row-by-row inversion driving while supporting the triangular arrangement of color filters. For example, when driving a liquid crystal panel with approximately 480 vertical pixels using an NTSC television image signal, by reversing the polarity of the image signal every field, the voltage applied to the liquid crystal cell is applied at a cycle of 2 fields (1 frame). ,
In other words, it is an AC signal of 30 Hz, has less flicker, can extend the life of the liquid crystal element, and can provide high-definition display due to the triangular arrangement of color filters.

また、本発明によれば、ディジタル倍速変換回路を使用
していないので、回路規模が大きくならず、更に、遅延
回路を用いて、異なるタイミングでサンプリングすべき
複数の画素に対応する画素信号を、1度にサンプリング
することにより、水平走査回路の低速化が図れるので、
回路構成も簡単になり、消費電力も少なくて済む。
Further, according to the present invention, since a digital double speed conversion circuit is not used, the circuit scale does not become large, and furthermore, a delay circuit is used to generate pixel signals corresponding to a plurality of pixels to be sampled at different timings. By sampling at once, the speed of the horizontal scanning circuit can be reduced, so
The circuit configuration is also simplified and power consumption is reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を示すブロック図、第2図及
び第3図はそれぞれ第1図の実施例の動作内容を説明す
るための説明図、第4図は第1図のカラー液晶パネルに
おける1画素の構成を示した回路図、第5図は第1図に
おける要部回路の動作タイミング及び要部信号のタイミ
ングを示したタイムチャート、第6図は第1図の水平走
査用シフトレジスタの他の具体例を示す回路図、第7図
は第6図の要部信号のタイミングを示すタイムチャート
、第8図は第1図の制御信号H1,H2゜H,、HB、
 Hcを形成するための回路の一具体例に示した回路図
、第9図は本発明の他の実施例を示すブロック図、第1
0図は第9図における要部回路の動作タイミング及び要
部信号のタイミングを示したタイムチャート、第11図
は本発明の別の実施例を示すブロック図、である。 符号の説明 1・・・・・・水平走査用シフトレジスタ、W・・曲デ
ータセレクタ、2・・・・・・AND回路、3・・・・
・・レベルシフタ、4・・・・・・遅延回路、5・川・
・極性反転回路、S/H・・・・・・サンプルホールド
回路、S・・・・・・アナログスイッチ、7・・・・・
・出力制御付出力バッファ、8・・・・・・垂直走査用
シフトレジスタ、9・・・・・・液晶パネル、Ga・・
・・・・行信号電極、Dr・・曲列信号電極、10・・
曲MOSトランジスタ、11・・曲液晶セル代理人 弁
理士 並 木 昭 夫 第2図 (ど1) 15図 第 4 ■ 第5図 (b)牙2フィールド゛ 第 6 回 薯 7図 !J8 図
Fig. 1 is a block diagram showing one embodiment of the present invention, Figs. 2 and 3 are explanatory diagrams for explaining the operation of the embodiment of Fig. 1, and Fig. 4 is a color diagram of Fig. 1. A circuit diagram showing the configuration of one pixel in a liquid crystal panel, Fig. 5 is a time chart showing the operation timing of the main circuit and the timing of the main part signals in Fig. 1, and Fig. 6 is a diagram for horizontal scanning in Fig. 1. A circuit diagram showing another specific example of the shift register, FIG. 7 is a time chart showing the timing of the main signals in FIG. 6, and FIG. 8 is a diagram showing the control signals H1, H2°H, HB,
FIG. 9 is a circuit diagram showing a specific example of a circuit for forming Hc, and FIG. 9 is a block diagram showing another embodiment of the present invention.
0 is a time chart showing the operation timing of the main circuit and the timing of the main part signals in FIG. 9, and FIG. 11 is a block diagram showing another embodiment of the present invention. Explanation of symbols 1...Horizontal scanning shift register, W...music data selector, 2...AND circuit, 3...
・・Level shifter, 4・・・・Delay circuit, 5・River・
・Polarity inversion circuit, S/H... Sample hold circuit, S... Analog switch, 7...
・Output buffer with output control, 8...Vertical scanning shift register, 9...Liquid crystal panel, Ga...
... Row signal electrode, Dr... Curved column signal electrode, 10...
Song MOS transistor, 11... Song LCD cell representative Patent attorney Akio Namiki Figure 2 (Do 1) Figure 15 Figure 4 ■ Figure 5 (b) Fang 2 field 6th episode Figure 7! J8 figure

Claims (1)

【特許請求の範囲】 1、スイッチング素子と液晶表示素子から成る画素を複
数個マトリクス状に配置し、同じ列の画素同士をそれぞ
れ同一の列信号電極に接続した後、各々の行の画素を赤
、緑、青の3原色に順次対応させ、少なくとも隣接行の
近接した同じ色に対応する画素同士は互いに行方向に対
し1.5画素分の隔たりを有するよう配置し直して構成
される液晶パネルを有し、各列信号電極に所望の駆動信
号を供給し、各画素における前記スイッチング素子をオ
ン・オフ制御することにより前記液晶パネルに画像を表
示するようにした液晶カラー画像表示装置において、 画像信号とクロック信号とを入力して、該画像信号を該
クロック信号の入力タイミングでサンプリングし、その
後、その信号をホールドする複数のサンプルホールド回
路と、前記サンプルホールド回路を組み分けし、入力さ
れるサンプリングパルスに同期して、一組に1クロック
の割合で各組へ前記クロック信号を順次出力し、同じ組
内のサンプルホールド回路が同時にサンプリング動作を
行うよう制御する制御手段と、前記サンプルホールド回
路にホールドすべき画像信号がサンプリング動作時に入
力されるよう、予め入力すべき画像信号を遅延して時間
調整を行う遅延手段と、を設け、一水平走査期間中に、
隣接する2行分の各画素における行方向の位置に対応す
る画像信号を、それぞれ各画素と対応して前記サンプル
ホールド回路にサンプリングさせホールドさせると共に
、 該サンプルホールド回路を、2個1組として、互いにホ
ールドした画像信号に対応する画素が同じ列信号電極に
接続されている2画素同士となるように組分けし、各組
にそれぞれ、組内の2個のサンプルホールド回路からの
出力を切り換えて一方を対応する前記列信号電極に接続
する接続手段を設け、他の一水平走査期間中に、各接続
手段によつて所定のタイミングで前記サンプルホールド
回路からの出力を切り換えることにより、該サンプルホ
ールド回路にホールドされた隣接する2行分の各画素に
対応する画像信号を、1行分ずつ各列信号電極に前記駆
動信号として供給することを特徴とする倍速線順次走査
回路。
[Claims] 1. After arranging a plurality of pixels consisting of switching elements and liquid crystal display elements in a matrix, and connecting the pixels in the same column to the same column signal electrode, the pixels in each row are set to red. A liquid crystal panel constructed by sequentially corresponding to the three primary colors of , green, and blue, and rearranging adjacent pixels corresponding to the same color in at least adjacent rows to have a distance of 1.5 pixels from each other in the row direction. In a liquid crystal color image display device, an image is displayed on the liquid crystal panel by supplying a desired drive signal to each column signal electrode and controlling on/off the switching element in each pixel. A signal and a clock signal are input, the image signal is sampled at the input timing of the clock signal, and then the sample and hold circuit is divided into a plurality of sample and hold circuits that hold the signal, and the image signal is inputted. A control means for sequentially outputting the clock signal to each group at a rate of one clock per group in synchronization with a sampling pulse, and controlling the sample and hold circuits in the same group to perform sampling operations simultaneously; and the sample and hold circuit. A delay means is provided to adjust the time by delaying the image signal to be input in advance so that the image signal to be held is input during the sampling operation, and during one horizontal scanning period,
An image signal corresponding to a position in the row direction of each pixel in two adjacent rows is sampled and held in the sample-and-hold circuit corresponding to each pixel, and the sample-and-hold circuit is set as a set of two, The pixels corresponding to the mutually held image signals are grouped into two pixels connected to the same column signal electrode, and the outputs from the two sample and hold circuits in each group are switched for each group. A connection means is provided for connecting one of the column signal electrodes to the corresponding column signal electrode, and the output from the sample and hold circuit is switched at a predetermined timing by each connection means during another horizontal scanning period. A double-speed line sequential scanning circuit characterized in that image signals corresponding to pixels in two adjacent rows held in the circuit are supplied to each column signal electrode one row at a time as the drive signal.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001134238A (en) * 1999-11-05 2001-05-18 Toshiba Corp Display device
US10438543B2 (en) 2016-12-09 2019-10-08 Japan Display Inc. Liquid crystal display apparatus

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