JPS63228471A - デジタルマルチチヤンネルレコ−ダ - Google Patents
デジタルマルチチヤンネルレコ−ダInfo
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- JPS63228471A JPS63228471A JP6202687A JP6202687A JPS63228471A JP S63228471 A JPS63228471 A JP S63228471A JP 6202687 A JP6202687 A JP 6202687A JP 6202687 A JP6202687 A JP 6202687A JP S63228471 A JPS63228471 A JP S63228471A
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- 238000006243 chemical reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、レコード制作等に用いられるデジタルマルチ
チャンネルレコーダに関スる。
チャンネルレコーダに関スる。
本発明はデジタルマルチチャンネルレコーダに関し、再
生された各チャンネルのデジタル信号を所定の順番でラ
ンダムアクセスメモリに書込み、このメモリを任意の順
番で読み出して各チャンネルに記録することにより、簡
単な構成で任意のチャンネル間のデジタル信号コピーが
行われるようにしたものである。
生された各チャンネルのデジタル信号を所定の順番でラ
ンダムアクセスメモリに書込み、このメモリを任意の順
番で読み出して各チャンネルに記録することにより、簡
単な構成で任意のチャンネル間のデジタル信号コピーが
行われるようにしたものである。
例えばレコード制作においては、各楽器ごと等で独立の
チャンネルに記録された音響信号を、順次ミキシング等
を行って最終的に所望の２チヤンネル等の音響信号にチ
ャンネル（トラック）ダウンすることが行われている。
チャンネルに記録された音響信号を、順次ミキシング等
を行って最終的に所望の２チヤンネル等の音響信号にチ
ャンネル（トラック）ダウンすることが行われている。
この場合に、いわゆるマルチチャンネルの記録装置（レ
コーダ）を使用している場合には、任意のチャンネルの
記録信号を他のチャンネルに移し替えるチャンネル間コ
ピーの動作が必要とされる。
コーダ）を使用している場合には、任意のチャンネルの
記録信号を他のチャンネルに移し替えるチャンネル間コ
ピーの動作が必要とされる。
ところがその場合に、例えば２チヤンネルのレコーダの
各チャンネル間で任意のコピーを行おうとすると、第３
図に示すように４個のスイッチが必要となり、一般にチ
ャンネル数の２乗のスイッチが必′要となる。これは例
えばチャンネル数が４８の場合には２３０４個ものスイ
ッチが必要とされ、回路構成上実現が困難であると共に
、これらのスイッチをそれぞれ所定の位置に操作するの
も容易ではない。
各チャンネル間で任意のコピーを行おうとすると、第３
図に示すように４個のスイッチが必要となり、一般にチ
ャンネル数の２乗のスイッチが必′要となる。これは例
えばチャンネル数が４８の場合には２３０４個ものスイ
ッチが必要とされ、回路構成上実現が困難であると共に
、これらのスイッチをそれぞれ所定の位置に操作するの
も容易ではない。
ところで上述のマルチチャンネルレコーダにおいて、信
号の記録をデジタルで行うことが実用化されている。こ
のようなデジタルマルチチャンネルレコーダによれば、
ミキシング等の信号処理を行っても信号の劣化のおそれ
が穫めて少ないので、良好なトラックダウンを行うこと
ができる。しかしながらこのようなデジタルマルチチャ
ンネルレコーダを用いたとしても、上述のチャンネル間
コピーの動作を行うためには、従来は上述と同様のスイ
ッチ回路や複雑な切換操作が必要であった。
号の記録をデジタルで行うことが実用化されている。こ
のようなデジタルマルチチャンネルレコーダによれば、
ミキシング等の信号処理を行っても信号の劣化のおそれ
が穫めて少ないので、良好なトラックダウンを行うこと
ができる。しかしながらこのようなデジタルマルチチャ
ンネルレコーダを用いたとしても、上述のチャンネル間
コピーの動作を行うためには、従来は上述と同様のスイ
ッチ回路や複雑な切換操作が必要であった。
〔発明が解決しようとする問題点３
以上述べたように従来の技術では、任意のチャンネル間
コピーを行う場合に、複雑なスイッチ回路が必要とされ
、またその操作も容易でないなどの問題点があった。
コピーを行う場合に、複雑なスイッチ回路が必要とされ
、またその操作も容易でないなどの問題点があった。
本発明は、マルチチャンネルの各チャンネルごとに記録
（テープ（１））されたデジタル信号を再生（ヘッド（
２）） Ｌ、、これらの再生された上記各チャンネルご
とのデジタル信号を所定の順番（カウンタ（２３））で
ランダムアクセスメモリ （２２）の各アドレスに書込
み、このランダムアクセスメモリの各アドレスに書込ま
れた上記デジタル信号を任意の順番（キーボード（２４
） 、設定回路（２５） ）で読出して上記マルチチャ
ンネルの各チャンネルに分配して記録（ヘッド（１５）
）するようにしたデジタルマルチチャンネルレコーダで
ある。
（テープ（１））されたデジタル信号を再生（ヘッド（
２）） Ｌ、、これらの再生された上記各チャンネルご
とのデジタル信号を所定の順番（カウンタ（２３））で
ランダムアクセスメモリ （２２）の各アドレスに書込
み、このランダムアクセスメモリの各アドレスに書込ま
れた上記デジタル信号を任意の順番（キーボード（２４
） 、設定回路（２５） ）で読出して上記マルチチャ
ンネルの各チャンネルに分配して記録（ヘッド（１５）
）するようにしたデジタルマルチチャンネルレコーダで
ある。
これによれば、チャンネル間コピーを行う際にランダム
アクセスメモリ（ＲＡＭ）を介在させることによって、
このＲＡＭ０書込アドレスと続出アドレスを違えるのみ
で８晃にチャンネル間の移動を行うことができ、簡単な
構成でチャンネル間コピーを行うことができると共に、
その時の操作も極めて容易に行うことができる。
アクセスメモリ（ＲＡＭ）を介在させることによって、
このＲＡＭ０書込アドレスと続出アドレスを違えるのみ
で８晃にチャンネル間の移動を行うことができ、簡単な
構成でチャンネル間コピーを行うことができると共に、
その時の操作も極めて容易に行うことができる。
（実施例）
第１図において、テープ（１）上の複数（例えば４８）
のトラックに独立に記録されたマルチチャンネルのデジ
タル信号が、それぞれのトラックに対向して設けられた
例えば４８個の再生ヘッド（２）にて再生され、この再
生信号がそれぞれ再生及びイコライザアンプ（３）を通
じてＰ Ｌ Ｌ （４）に供給され、データクロックが
生成されてデジタルデータとされる。
のトラックに独立に記録されたマルチチャンネルのデジ
タル信号が、それぞれのトラックに対向して設けられた
例えば４８個の再生ヘッド（２）にて再生され、この再
生信号がそれぞれ再生及びイコライザアンプ（３）を通
じてＰ Ｌ Ｌ （４）に供給され、データクロックが
生成されてデジタルデータとされる。
これらのデジタル信号がそれぞれテープ走行系の変動を
除去するためのタイムベースコレクタ（５）を通じてデ
コーダ（６）に供給され、インターリーブ復調及びエラ
ー訂正が行われる。
除去するためのタイムベースコレクタ（５）を通じてデ
コーダ（６）に供給され、インターリーブ復調及びエラ
ー訂正が行われる。
このデコーダ（６）からの信号がクロスフェーダ（７）
に供給される。ここで通常時はセレクタ（８）が図の下
側に切換えられており、端子（９）に供給される他の信
号がＡＤ変換回路（１０）に供給されてデジタル信号と
され、このデジタル信号がフェーダ（７）に供給されて
上述のデコーダ（６）からの信号とクロスフェードされ
る。このフェーダ（７）からの信号がＤＡ変換回路（１
１）を通じて出力端子（１２）に取出されると共に、フ
ェーダ（７）からの信号がエンコーダ（１３）に供給さ
れてインターリーブ及びエラー訂正用コードの付加が行
われ、記録アンプ（１４）を通じて記録ヘッド（１５）
に供給され、テープ（１）上の各トラックに記録される
。
に供給される。ここで通常時はセレクタ（８）が図の下
側に切換えられており、端子（９）に供給される他の信
号がＡＤ変換回路（１０）に供給されてデジタル信号と
され、このデジタル信号がフェーダ（７）に供給されて
上述のデコーダ（６）からの信号とクロスフェードされ
る。このフェーダ（７）からの信号がＤＡ変換回路（１
１）を通じて出力端子（１２）に取出されると共に、フ
ェーダ（７）からの信号がエンコーダ（１３）に供給さ
れてインターリーブ及びエラー訂正用コードの付加が行
われ、記録アンプ（１４）を通じて記録ヘッド（１５）
に供給され、テープ（１）上の各トラックに記録される
。
以上の回路はテープ（１）上の各トラック（−チャンネ
ル）ごとに並列に設けられ、各チャンネルごとに並列に
信号処理が行われている。
ル）ごとに並列に設けられ、各チャンネルごとに並列に
信号処理が行われている。
これに対して上述の装置おいて、デコーダ（６）からの
４８チヤンネルの信号が並直列（ｐ ｓ）変換回ｖＰｒ
（２１）に並列に供給され、この変換回路’（２１）が
データクロックの４８倍のクロック信号で直列に読出さ
れて１チヤンネルの時分割直列信号が形成される。この
信号がランダムアクセスメモリ （ＲＡＭ） （２２
）に供給される。
４８チヤンネルの信号が並直列（ｐ ｓ）変換回ｖＰｒ
（２１）に並列に供給され、この変換回路’（２１）が
データクロックの４８倍のクロック信号で直列に読出さ
れて１チヤンネルの時分割直列信号が形成される。この
信号がランダムアクセスメモリ （ＲＡＭ） （２２
）に供給される。
一方アドレスカウンタ（２３）にて所定の順番の書込ア
ドレスが形成される。またキーボード（２４）からの信
号がアドレス設定回路（２５）に供給され、任意の順番
に設定されたアドレスが並直列変換回路（２６）に供給
されて任意の順番の続出アドレスが形成される。これら
のアドレスがセレクタ（２７）に供給される。さらに上
述の４８倍のクロック信号の半周期ごとに対応する書込
読出制御信号が端子（２８）に供給され、この信号にて
セレクタ（２７）が制御される。そしてこのセレクタ（
２７）からの信号がＲＡＭ（２２）のアドレス入力に供
給されると共に、上述の端子（２８）からの制御信号が
ＲＡＭ（２２）に供給される。
ドレスが形成される。またキーボード（２４）からの信
号がアドレス設定回路（２５）に供給され、任意の順番
に設定されたアドレスが並直列変換回路（２６）に供給
されて任意の順番の続出アドレスが形成される。これら
のアドレスがセレクタ（２７）に供給される。さらに上
述の４８倍のクロック信号の半周期ごとに対応する書込
読出制御信号が端子（２８）に供給され、この信号にて
セレクタ（２７）が制御される。そしてこのセレクタ（
２７）からの信号がＲＡＭ（２２）のアドレス入力に供
給されると共に、上述の端子（２８）からの制御信号が
ＲＡＭ（２２）に供給される。
このＲＡＭ（２２）から続出された信号が直並列（Ｓ
Ｐ）変換回路（２９）に供給され、この変換回１８（２
９）が上述のデータクロックで並列に読出されて４８チ
ヤンネルの並列信号が形成される。この信号がセレクタ
（８）に供給される。
Ｐ）変換回路（２９）に供給され、この変換回１８（２
９）が上述のデータクロックで並列に読出されて４８チ
ヤンネルの並列信号が形成される。この信号がセレクタ
（８）に供給される。
従ってこの装置において、ＲＡＭ（２２）のデータ入力
に例えば第２図Ａに示すような直列信号が供給されてい
る状態で、カウンタ（２３）からは同ＩｇｌＢに示すよ
うに所定の順番の書込アドレスが供給されている。これ
に対して変換回路（２６）からは例えば同図Ｃに示すよ
うな任意の順番の読出アドレスが供給され、端子（２８
）からの同図りに示 ′すような制御信号でセレ
クタ（２９）が切接られることによって、同図已に示す
ようなアドレスがＲＡＭ（２２）に供給される。さらに
端子（２８）からの制御信号がＲＡＭ（２２）に供給さ
れることによって、ＲＡＭ（２２）のデータ出力からは
、同図Ｆに示すような各チャンネルのデータの順番の入
換えられた直列信号が取出される。
に例えば第２図Ａに示すような直列信号が供給されてい
る状態で、カウンタ（２３）からは同ＩｇｌＢに示すよ
うに所定の順番の書込アドレスが供給されている。これ
に対して変換回路（２６）からは例えば同図Ｃに示すよ
うな任意の順番の読出アドレスが供給され、端子（２８
）からの同図りに示 ′すような制御信号でセレ
クタ（２９）が切接られることによって、同図已に示す
ようなアドレスがＲＡＭ（２２）に供給される。さらに
端子（２８）からの制御信号がＲＡＭ（２２）に供給さ
れることによって、ＲＡＭ（２２）のデータ出力からは
、同図Ｆに示すような各チャンネルのデータの順番の入
換えられた直列信号が取出される。
そしてこの信号が変換回路（２９）で直並列変換される
ことによって各チャンネルのデータの入換えが行われ、
この信号がセレクタ（８）を通じてフェーダ（７）に供
給され、元の信号とクロスフェードされることによって
所望のチャンネル間のデジタル信号コピーが行われる。
ことによって各チャンネルのデータの入換えが行われ、
この信号がセレクタ（８）を通じてフェーダ（７）に供
給され、元の信号とクロスフェードされることによって
所望のチャンネル間のデジタル信号コピーが行われる。
すなわち上述の例において、例えばｖＡｌチャンネルに
第３チヤンネルがコピーされ、第２チヤンネルに第１チ
ヤンネルがコピーされ、以下各チャンネルのコピーを同
時に行うことができる。また同じ続出アドレスを複数の
チャンネルに設定することにより、例えば第１チヤンネ
ルは第２チヤンネルと共に第６チヤンネルにもコピーさ
れ、複数のチャンネルに同時にコピーすることもできる
。
第３チヤンネルがコピーされ、第２チヤンネルに第１チ
ヤンネルがコピーされ、以下各チャンネルのコピーを同
時に行うことができる。また同じ続出アドレスを複数の
チャンネルに設定することにより、例えば第１チヤンネ
ルは第２チヤンネルと共に第６チヤンネルにもコピーさ
れ、複数のチャンネルに同時にコピーすることもできる
。
こうして所望のチャンネル間のデジタル信号コピーが行
われるわけであるが、上述の装置によればチャンネル間
コピーを行う際にＲＡＭを介在させることによってこの
ＲＡＭの書込アドレスと続出アドレスを違えるのみで容
易にチャンネル間の移動を行うことができ、簡単な構成
でチャンネル間コピーを行うことができると共に、その
時の操作も極めて容易に行うことができる。
われるわけであるが、上述の装置によればチャンネル間
コピーを行う際にＲＡＭを介在させることによってこの
ＲＡＭの書込アドレスと続出アドレスを違えるのみで容
易にチャンネル間の移動を行うことができ、簡単な構成
でチャンネル間コピーを行うことができると共に、その
時の操作も極めて容易に行うことができる。
なお上述の装置において、タイムベースコレクタ（５）
〜エンコーダ（１３）の系も時分割直列信号で処理する
ことが可能であり、その場合にはタイムベースコレクタ
（５）の入力側に並直列変換回路、エンコーダ（１３）
の出力側に直並列変換回路が設けられ、上述の変換回路
（２１） （２９）は不斐になる。
〜エンコーダ（１３）の系も時分割直列信号で処理する
ことが可能であり、その場合にはタイムベースコレクタ
（５）の入力側に並直列変換回路、エンコーダ（１３）
の出力側に直並列変換回路が設けられ、上述の変換回路
（２１） （２９）は不斐になる。
また上述の装置によれば、チャンネル数が増加した場合
にもＲＡＭ（２２）のアドレスを増設するだけでよく、
容易に所孟のマルチチャンネルレコーダに対応させるこ
とができる。
にもＲＡＭ（２２）のアドレスを増設するだけでよく、
容易に所孟のマルチチャンネルレコーダに対応させるこ
とができる。
この発明によれば、チャンネル間コピーを行う際にラン
ダムアクセスメモリ （ＲＡＭ）を介在させることによ
って、このＲＡＭ０書込アドレスと続出アドレスを違え
るのみで容易にチャンネル間の移動を行うことができ、
簡単な構成でチャンネル間コピーを行うことができると
共に、その時の操作も極めて容易に行うことができるよ
うにな。
ダムアクセスメモリ （ＲＡＭ）を介在させることによ
って、このＲＡＭ０書込アドレスと続出アドレスを違え
るのみで容易にチャンネル間の移動を行うことができ、
簡単な構成でチャンネル間コピーを行うことができると
共に、その時の操作も極めて容易に行うことができるよ
うにな。
た。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図は従来の技術の説明のための図である。 （ｌ）はテープ、（２）は再生ヘッド、（６）はデコー
ダ、（７）はクロスフェーダ、（８） （２７＞はセレ
クタ、（１３）はエンコーダ、（１５）は記録ヘッド、
（２１） （２６）は並直列変換回路、（２２）はラ
ンダムアクセスメモリ、（２３）はアドレスカウンタ、
（２４）はキーボード、（２５）はアドレス設定回路、
（２８）は書込読出制御端子、（２９）は直並列変換回
路である。
めの図、第３図は従来の技術の説明のための図である。 （ｌ）はテープ、（２）は再生ヘッド、（６）はデコー
ダ、（７）はクロスフェーダ、（８） （２７＞はセレ
クタ、（１３）はエンコーダ、（１５）は記録ヘッド、
（２１） （２６）は並直列変換回路、（２２）はラ
ンダムアクセスメモリ、（２３）はアドレスカウンタ、
（２４）はキーボード、（２５）はアドレス設定回路、
（２８）は書込読出制御端子、（２９）は直並列変換回
路である。
Claims (1)
- 【特許請求の範囲】 マルチチャンネルの各チャンネルごとに記録されたデジ
タル信号を再生し、 これらの再生された上記各チャンネルごとのデジタル信
号を所定の順番でランダムアクセスメモリの各アドレス
に書込み、 このランダムアクセスメモリの各アドレスに書込まれた
上記デジタル信号を任意の順番で読出して上記マルチチ
ャンネルの各チャンネルに分配して記録するようにした
デジタルマルチチャンネルレコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62062026A JP2623556B2 (ja) | 1987-03-17 | 1987-03-17 | デジタルマルチチヤンネルレコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62062026A JP2623556B2 (ja) | 1987-03-17 | 1987-03-17 | デジタルマルチチヤンネルレコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228471A true JPS63228471A (ja) | 1988-09-22 |
| JP2623556B2 JP2623556B2 (ja) | 1997-06-25 |
Family
ID=13188247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62062026A Expired - Fee Related JP2623556B2 (ja) | 1987-03-17 | 1987-03-17 | デジタルマルチチヤンネルレコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623556B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0472802A2 (en) * | 1990-08-31 | 1992-03-04 | BERNARDINI S.r.l. | Electronic device for the fast duplication of magnetic tapes |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984315A (ja) * | 1982-11-04 | 1984-05-16 | Matsushita Electric Ind Co Ltd | メモリ回路 |
| JPS5985152A (ja) * | 1983-10-05 | 1984-05-17 | Hitachi Denshi Ltd | インタ−リ−ブ処理回路 |
-
1987
- 1987-03-17 JP JP62062026A patent/JP2623556B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984315A (ja) * | 1982-11-04 | 1984-05-16 | Matsushita Electric Ind Co Ltd | メモリ回路 |
| JPS5985152A (ja) * | 1983-10-05 | 1984-05-17 | Hitachi Denshi Ltd | インタ−リ−ブ処理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0472802A2 (en) * | 1990-08-31 | 1992-03-04 | BERNARDINI S.r.l. | Electronic device for the fast duplication of magnetic tapes |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2623556B2 (ja) | 1997-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |