JPS632133B2 - - Google Patents
Info
- Publication number
- JPS632133B2 JPS632133B2 JP55167526A JP16752680A JPS632133B2 JP S632133 B2 JPS632133 B2 JP S632133B2 JP 55167526 A JP55167526 A JP 55167526A JP 16752680 A JP16752680 A JP 16752680A JP S632133 B2 JPS632133 B2 JP S632133B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- impurity
- film
- insulating film
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 36
- 239000012535 impurity Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 35
- 229910004298 SiO 2 Inorganic materials 0.000 description 22
- 238000005468 ion implantation Methods 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000000034 method Methods 0.000 description 12
- 238000002955 isolation Methods 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
Landscapes
- Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Engineering & Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に高
い注入エネルギを要するイオン注入工程を含む半
導体装置の製造方法に関する。
い注入エネルギを要するイオン注入工程を含む半
導体装置の製造方法に関する。
半導体基板表面に不純物を導入するのに近年に
至り多用されているイオン注入法は、不純物の導
入量及びその深さ等の制御精度が良く、従つて微
細パターンを高密度に配設する超LSI等の半導体
装置の製造に非常に有効な方法である。
至り多用されているイオン注入法は、不純物の導
入量及びその深さ等の制御精度が良く、従つて微
細パターンを高密度に配設する超LSI等の半導体
装置の製造に非常に有効な方法である。
イオン注入法により半導体基板表面の所定区域
に不純物を注入するには、この所定区域を除く他
の部分を絶縁膜またはホトレジスト膜またはその
双方で被覆し、これをマスク層としてイオン注入
を行なうことにより、所定区域にのみ不純物を導
入する。
に不純物を注入するには、この所定区域を除く他
の部分を絶縁膜またはホトレジスト膜またはその
双方で被覆し、これをマスク層としてイオン注入
を行なうことにより、所定区域にのみ不純物を導
入する。
このイオン注入法を用いて深さの異なる２つの
不純物導入層、例えばアイソレーシヨンとベース
領域を形成するには、第１図ａに示すように先ず
シリコン基板１上に二酸化シリコン（SiO2）膜
２を被着し、これにアイソレーシヨン及びベース
領域にそれぞれ対応する位置に開口３及び４を設
ける。次に同図ｂに示すように開口４をホトレジ
スト膜５で被覆し、イオン注入を行なつて第１の
不純物導入層６を形成し、次いでホトレジスト膜
５を除去した後同図ｃに示すように開口３を被覆
するホトレジスト膜７を形成し、イオン注入法に
より第２の不純物導入層８を形成する。
不純物導入層、例えばアイソレーシヨンとベース
領域を形成するには、第１図ａに示すように先ず
シリコン基板１上に二酸化シリコン（SiO2）膜
２を被着し、これにアイソレーシヨン及びベース
領域にそれぞれ対応する位置に開口３及び４を設
ける。次に同図ｂに示すように開口４をホトレジ
スト膜５で被覆し、イオン注入を行なつて第１の
不純物導入層６を形成し、次いでホトレジスト膜
５を除去した後同図ｃに示すように開口３を被覆
するホトレジスト膜７を形成し、イオン注入法に
より第２の不純物導入層８を形成する。
この２つの不純物導入層６及び８はこの後に続
く加熱処理工程を経てそれぞれアイソレーシヨン
及びベース領域となるものであるが、アイソレー
シヨンは深く形成せねばならないため、第１の不
純物導入層６は高エネルギによりイオンを注入し
て深く形成しなければならない。このような場合
には注入イオンに対するマスクとして利用する
SiO2膜２も厚くしておくことが必要となる。そ
のためSiO2膜２表面とシリコン基板１表面との
高さの差が大きく、配線（図示せず）を形成した
場合に上記SiO2膜２の肩部９において配線の断
線を生じやすい。
く加熱処理工程を経てそれぞれアイソレーシヨン
及びベース領域となるものであるが、アイソレー
シヨンは深く形成せねばならないため、第１の不
純物導入層６は高エネルギによりイオンを注入し
て深く形成しなければならない。このような場合
には注入イオンに対するマスクとして利用する
SiO2膜２も厚くしておくことが必要となる。そ
のためSiO2膜２表面とシリコン基板１表面との
高さの差が大きく、配線（図示せず）を形成した
場合に上記SiO2膜２の肩部９において配線の断
線を生じやすい。
このような問題はリニヤICのベース領域を形
成する場合にも生じる。高速ロジツクICにおい
てはベース領域は比較的浅くてよいが、これに対
しリニヤICではベース領域の深さは２〔μm〕を越
える場合もあり、それに応じてマスク層として用
いるSiO2膜の厚さも厚くせざるを得ない。
成する場合にも生じる。高速ロジツクICにおい
てはベース領域は比較的浅くてよいが、これに対
しリニヤICではベース領域の深さは２〔μm〕を越
える場合もあり、それに応じてマスク層として用
いるSiO2膜の厚さも厚くせざるを得ない。
このような難点があるため高エネルギ注入によ
り第１の不純物導入層を形成した後、SiO2膜を
一且除去しあらためてSiO2膜を形成し、これを
パターニングして以後の工程を進める等の方法も
あるが、製造工程が煩雑化し、しかも自己整合
（セルフ・アライン）法を用いることができなく
なる。
り第１の不純物導入層を形成した後、SiO2膜を
一且除去しあらためてSiO2膜を形成し、これを
パターニングして以後の工程を進める等の方法も
あるが、製造工程が煩雑化し、しかも自己整合
（セルフ・アライン）法を用いることができなく
なる。
本発明の目的は上記問題点を解消して、簡単な
工程により深さの異なる不純物導入層を同一絶縁
膜をマスクとしてイオン注入法により形成するこ
とを可能とし且つ配線の断線を生じる危険性を除
去し得る半導体装置の製造方法を提供することに
ある。
工程により深さの異なる不純物導入層を同一絶縁
膜をマスクとしてイオン注入法により形成するこ
とを可能とし且つ配線の断線を生じる危険性を除
去し得る半導体装置の製造方法を提供することに
ある。
本願発明の特徴は、半導体基板または半導体層
表面に、該半導体基板または半導体層が露出する
第１の開口および第２の開口を備え、且つ、少な
くとも後の第１の不純物導入領域の形成時におい
てマスクとなる厚さを有する第１の絶縁膜を形成
する工程と、該第２の開口を覆うマスク膜を該半
導体基板または半導体層上に形成し、該第１の絶
縁膜および該マスク膜をマスクとして該第１の開
口部分の該半導体基板または半導体層表面に所定
の不純物をイオン注入法により導入して第１の不
純物導入領域を形成し、マスク膜を除去した後、
該第１の不純物導入領域の形成された該半導体基
板または半導体層上の前記第１の絶縁膜をエツチ
ングにより薄くして所定の厚さを有する第２の絶
縁膜を形成する工程と、前記第２の開口部分の前
記半導体基板または半導体層上に前記第２の絶縁
膜よりも薄い第３の絶縁膜を形成する工程と、前
記第２の開口部分の前記半導体基板または半導体
層表面に不純物を導入して前記第１の不純物導入
領域より浅い第２の不純物導入領域を形成する工
程と、前記第２の絶縁膜と前記第３の絶縁膜との
段差部分から所定の距離を隔てた領域に電極窓を
形成し、該電極窓に電極を形成する工程とを含む
ことにある。
表面に、該半導体基板または半導体層が露出する
第１の開口および第２の開口を備え、且つ、少な
くとも後の第１の不純物導入領域の形成時におい
てマスクとなる厚さを有する第１の絶縁膜を形成
する工程と、該第２の開口を覆うマスク膜を該半
導体基板または半導体層上に形成し、該第１の絶
縁膜および該マスク膜をマスクとして該第１の開
口部分の該半導体基板または半導体層表面に所定
の不純物をイオン注入法により導入して第１の不
純物導入領域を形成し、マスク膜を除去した後、
該第１の不純物導入領域の形成された該半導体基
板または半導体層上の前記第１の絶縁膜をエツチ
ングにより薄くして所定の厚さを有する第２の絶
縁膜を形成する工程と、前記第２の開口部分の前
記半導体基板または半導体層上に前記第２の絶縁
膜よりも薄い第３の絶縁膜を形成する工程と、前
記第２の開口部分の前記半導体基板または半導体
層表面に不純物を導入して前記第１の不純物導入
領域より浅い第２の不純物導入領域を形成する工
程と、前記第２の絶縁膜と前記第３の絶縁膜との
段差部分から所定の距離を隔てた領域に電極窓を
形成し、該電極窓に電極を形成する工程とを含む
ことにある。
以下本発明の実施例を図面により説明する。
第２図は本発明の第１の実施例を示す要部断面
図である。同図ａに示すようにｎ型のシリコンよ
りなるエピタキシヤル成長層１１上に二酸化シリ
コン（SiO2）膜１２を形成し、これにアイソレ
ーシヨン及びベース形成領域に対応する開口１３
及び１４を形成する。開口１３及び１４を同時に
形成するのはアイソレーシヨン及びベース領域を
自己整合させて両者の相対位置関係を高精度に保
つことが目的である。この２つの開口のうち開口
１３を除く他の部分はホトレジスト膜１５により
被覆する。そしてイオン注入法によりボロン(B)の
ようなｐ型不純物をｎ型シリコン層１１表面に所
望の深さに注入し、ｐ型層１６を形成する。この
工程においてSiO2膜１２はｐ型層１６の深さに
対応した厚さに形成しておくことが重要で、この
ようにすることにより開口１３部以外の領域は
SiO2膜１２及びホトレジスト膜１５によりイオ
ンの注入が防止される。
図である。同図ａに示すようにｎ型のシリコンよ
りなるエピタキシヤル成長層１１上に二酸化シリ
コン（SiO2）膜１２を形成し、これにアイソレ
ーシヨン及びベース形成領域に対応する開口１３
及び１４を形成する。開口１３及び１４を同時に
形成するのはアイソレーシヨン及びベース領域を
自己整合させて両者の相対位置関係を高精度に保
つことが目的である。この２つの開口のうち開口
１３を除く他の部分はホトレジスト膜１５により
被覆する。そしてイオン注入法によりボロン(B)の
ようなｐ型不純物をｎ型シリコン層１１表面に所
望の深さに注入し、ｐ型層１６を形成する。この
工程においてSiO2膜１２はｐ型層１６の深さに
対応した厚さに形成しておくことが重要で、この
ようにすることにより開口１３部以外の領域は
SiO2膜１２及びホトレジスト膜１５によりイオ
ンの注入が防止される。
次いで上記ホトレジスト膜１５を除去した後、
同図ｂに示すようにSiO2膜１２の表面層をエツ
チングして厚さを減じ、所望の厚さを有する
SiO2膜１２′とする。そして加熱処理を施こして
ｐ型層１６のボロン(B)を拡散せしめてアイソレー
シヨン１６′を形成すると共に、開口１３，１４
部にSiO2膜１２″を成長させる。次に開口１４部
を除く他の領域をホトレジスト膜１７で被覆し、
イオン注入法によりボロン(B)のようなｐ型不純物
を薄いSiO2膜１２″を通して注入し、ｐ型層１８
を形成する。ｐ型層１８は将来ベース領域となる
ものであるから浅くてよい。従つてイオン注入の
エネルギは小さくてよいので、上述のようにマス
ク層として用いるSiO2膜１２″の厚さを薄くでき
る。尚、ベース領域用のｐ型不純物であるボロン
(B)はアイソレーシヨン領域へ入つても支障はない
ので、上記ホトレジスト膜１７は省略してもよ
い。
同図ｂに示すようにSiO2膜１２の表面層をエツ
チングして厚さを減じ、所望の厚さを有する
SiO2膜１２′とする。そして加熱処理を施こして
ｐ型層１６のボロン(B)を拡散せしめてアイソレー
シヨン１６′を形成すると共に、開口１３，１４
部にSiO2膜１２″を成長させる。次に開口１４部
を除く他の領域をホトレジスト膜１７で被覆し、
イオン注入法によりボロン(B)のようなｐ型不純物
を薄いSiO2膜１２″を通して注入し、ｐ型層１８
を形成する。ｐ型層１８は将来ベース領域となる
ものであるから浅くてよい。従つてイオン注入の
エネルギは小さくてよいので、上述のようにマス
ク層として用いるSiO2膜１２″の厚さを薄くでき
る。尚、ベース領域用のｐ型不純物であるボロン
(B)はアイソレーシヨン領域へ入つても支障はない
ので、上記ホトレジスト膜１７は省略してもよ
い。
このあとの工程は通常の製造方法に従つて進め
て同図ｃに示すバイポーラICの完成体が得られ
る。なお同図において１６′はアイソレーシヨン
１８′はベース領域、１９はｐ型のシリコンサブ
ストレート、２０はｎ型の埋込層、２１はｎ型の
コレクタ引出し層、２２はｎ型のエミツタ領域、
２３，２４，２５はそれぞれベース，エミツタ，
コレクタ電極である。
て同図ｃに示すバイポーラICの完成体が得られ
る。なお同図において１６′はアイソレーシヨン
１８′はベース領域、１９はｐ型のシリコンサブ
ストレート、２０はｎ型の埋込層、２１はｎ型の
コレクタ引出し層、２２はｎ型のエミツタ領域、
２３，２４，２５はそれぞれベース，エミツタ，
コレクタ電極である。
上記第１の実施例においては、高エネルギ注入
におけるマスクとして用いた厚いSiO2膜を制御
してエツチングすることにより所望の厚さとし
た。このようにすることにより完成体においては
SiO2膜１２′の肩部における配線の膜切れを生ず
る危険性が除かれ、製造工程においてはホトレジ
スト膜１５，１７を併用してマスクとすることに
より自己整合が可能となつた。
におけるマスクとして用いた厚いSiO2膜を制御
してエツチングすることにより所望の厚さとし
た。このようにすることにより完成体においては
SiO2膜１２′の肩部における配線の膜切れを生ず
る危険性が除かれ、製造工程においてはホトレジ
スト膜１５，１７を併用してマスクとすることに
より自己整合が可能となつた。
第３図は本発明の第２の実施例を示す要部断面
図で、リニヤICを製作する例を掲げて説明する。
同図において第１図と同一部分は同一符号で示
す。
図で、リニヤICを製作する例を掲げて説明する。
同図において第１図と同一部分は同一符号で示
す。
先ず同図ａに示すようにｎ型Siエピタキシヤル
層１１表面に開口１４，２６を有する厚いSiO2
膜１２を形成する。開口２６部は抵抗を形成する
領域に対応している。次にホトレジスト膜１５を
形成し開口２６を除く他の領域を被覆してからボ
ロン(B)をイオン注入法により注入してｐ型層２７
を形成する。
層１１表面に開口１４，２６を有する厚いSiO2
膜１２を形成する。開口２６部は抵抗を形成する
領域に対応している。次にホトレジスト膜１５を
形成し開口２６を除く他の領域を被覆してからボ
ロン(B)をイオン注入法により注入してｐ型層２７
を形成する。
次いで同図ｂに示すようにホトレジスト膜１５
を除去しあらためてホトレジスト膜１７を形成し
て開口１４部以外の領域を被覆し、イオン注入法
によりボロン(B)を注入し、ｐ型層２８を形成す
る。リニヤICではベース領域の深さは２〔μm〕を
越える場合もあり、一般に深くすることが必要な
ためｐ型層２８を形成する時の注入エネルギは大
きい。従つてSiO2膜１２の厚さは0.5〔μm〕以上
を必要とする。抵抗層はその抵抗値にもよるが一
般に深くすることが必要なため、これも高エネル
ギ注入により形成する。
を除去しあらためてホトレジスト膜１７を形成し
て開口１４部以外の領域を被覆し、イオン注入法
によりボロン(B)を注入し、ｐ型層２８を形成す
る。リニヤICではベース領域の深さは２〔μm〕を
越える場合もあり、一般に深くすることが必要な
ためｐ型層２８を形成する時の注入エネルギは大
きい。従つてSiO2膜１２の厚さは0.5〔μm〕以上
を必要とする。抵抗層はその抵抗値にもよるが一
般に深くすることが必要なため、これも高エネル
ギ注入により形成する。
次いで同図ｃに示すようにホトレジスト膜１７
を除去し、SiO2膜１２をエツチングして厚さが
凡そ0.3〔μm〕のSiO2膜１２′にした後、加熱処理
を施こして抵抗２７′及びベース領域２８′を形成
すると共に開口１４，２６部に薄いSiO2膜１
２″を成長せしめる。次にこのSiO2膜１２″に開
口２８を設け、拡散法により燐（Ｐ）または砒素
（AS）のようなｎ型の不純物を導入しエミツタ領
域２２を形成する。以後の工程は通常の製造方法
に従つて進めてよい。
を除去し、SiO2膜１２をエツチングして厚さが
凡そ0.3〔μm〕のSiO2膜１２′にした後、加熱処理
を施こして抵抗２７′及びベース領域２８′を形成
すると共に開口１４，２６部に薄いSiO2膜１
２″を成長せしめる。次にこのSiO2膜１２″に開
口２８を設け、拡散法により燐（Ｐ）または砒素
（AS）のようなｎ型の不純物を導入しエミツタ領
域２２を形成する。以後の工程は通常の製造方法
に従つて進めてよい。
本実施例においても前述の第１の実施例と同じ
く完成体においては配線の膜切れを生じることが
なく、また製造工程においてはエミツタ領域を除
く他の領域は自己整合法により形成することがで
きる。
く完成体においては配線の膜切れを生じることが
なく、また製造工程においてはエミツタ領域を除
く他の領域は自己整合法により形成することがで
きる。
以上説明したごとく本発明によれば、深い不純
物導入層をイオン注入法により形成しても、完成
体においては配線の断線を生じることがなく、ま
た簡単な製造工程により自己整合法を用いること
が可能となる。
物導入層をイオン注入法により形成しても、完成
体においては配線の断線を生じることがなく、ま
た簡単な製造工程により自己整合法を用いること
が可能となる。
第１図は従来の製造方法の説明に供するための
要部断面図、第２図及び第３図は本発明の第１及
び第２の実施例を示す要部断面図である。 図において、１１は半導体層、１２，１２′，
１２″は絶縁膜、１３，１４，２６は開口、１５，
１７はホトレジスト膜、１６，１６′，２７，２
７′，２８，２８′は第１の不純物導入層、１８，
１８′，２２は第２の不純物導入層、２３，２４，
２５は電極または配線を示す。
要部断面図、第２図及び第３図は本発明の第１及
び第２の実施例を示す要部断面図である。 図において、１１は半導体層、１２，１２′，
１２″は絶縁膜、１３，１４，２６は開口、１５，
１７はホトレジスト膜、１６，１６′，２７，２
７′，２８，２８′は第１の不純物導入層、１８，
１８′，２２は第２の不純物導入層、２３，２４，
２５は電極または配線を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板または半導体層表面に、該半導体
基板または半導体層が露出する第１の開口および
第２の開口を備え、且つ、少なくとも後の第１の
不純物導入領域の形成時においてマスクとなる厚
さを有する第１の絶縁膜を形成する工程と、 該第２の開口を覆うマスク膜を該半導体基板ま
たは半導体層上に形成し、該第１の絶縁膜および
該マスク膜をマスクとして該第１の開口部分の該
半導体基板または半導体層表面に所定の不純物を
イオン注入法により導入して第１の不純物導入領
域を形成し、該マスク膜を除去する工程と、 該第１の不純物導入領域の形成された該半導体
基板または半導体層上の前記第１の絶縁膜をエツ
チングにより薄くして所定の厚さを有する第２の
絶縁膜を形成する工程と、 前記第２の開口部分の前記半導体基板または半
導体層上に前記第２の絶縁膜よりも薄い第３の絶
縁膜を形成する工程と、 前記第２の開口部分の前記半導体基板または半
導体層表面に不純物を導入して前記第１の不純物
導入領域より浅い第２の不純物導入領域を形成す
る工程と、 前記第２の絶縁膜と前記第３の絶縁膜との段差
部分から所定の距離を隔てた領域に電極窓を形成
し、該電極窓に電極を形成する工程とが含まれて
なることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16752680A JPS5791521A (en) | 1980-11-28 | 1980-11-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16752680A JPS5791521A (en) | 1980-11-28 | 1980-11-28 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5791521A JPS5791521A (en) | 1982-06-07 |
| JPS632133B2 true JPS632133B2 (ja) | 1988-01-18 |
Family
ID=15851323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16752680A Granted JPS5791521A (en) | 1980-11-28 | 1980-11-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5791521A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2517380B2 (ja) * | 1989-01-19 | 1996-07-24 | 三洋電機株式会社 | 半導体集積回路の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348458A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Production of semiconductor device |
-
1980
- 1980-11-28 JP JP16752680A patent/JPS5791521A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348458A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5791521A (en) | 1982-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4269636A (en) | Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking | |
| EP0146895B1 (en) | Method of manufacturing semiconductor device | |
| US4729964A (en) | Method of forming twin doped regions of the same depth by high energy implant | |
| EP0308295B1 (en) | Process for manufacturing cmos devices | |
| US4021270A (en) | Double master mask process for integrated circuit manufacture | |
| EP0032022B1 (en) | A method of fabricating a semiconductor integrated circuit device | |
| US4994400A (en) | Method of fabricating a semiconductor device using a tri-layer structure and conductive sidewalls | |
| US4573257A (en) | Method of forming self-aligned implanted channel-stop and buried layer utilizing non-single crystal alignment key | |
| CA1087322A (en) | Method for fabricating semiconductor devices using composite mask and ion implantation | |
| JP2543948B2 (ja) | 半導体装置の製造方法 | |
| US4413401A (en) | Method for making a semiconductor capacitor | |
| US4800171A (en) | Method for making bipolar and CMOS integrated circuit structures | |
| EP0075588A4 (en) | METHOD FOR MANUFACTURING A SELF-ALIGNED BURIAL CHANNEL AND PRODUCTS THEREOF. | |
| US4191595A (en) | Method of manufacturing PN junctions in a semiconductor region to reach an isolation layer without exposing the semiconductor region surface | |
| JPH07201974A (ja) | 半導体装置の製造方法 | |
| US4577397A (en) | Method for manufacturing a semiconductor device having vertical and lateral transistors | |
| JPH0351108B2 (ja) | ||
| US4290186A (en) | Method of making integrated semiconductor structure having an MOS and a capacitor device | |
| US5208181A (en) | Locos isolation scheme for small geometry or high voltage circuit | |
| EP0126292B1 (en) | Semiconductor device having an element isolation layer and method of manufacturing the same | |
| US4586243A (en) | Method for more uniformly spacing features in a semiconductor monolithic integrated circuit | |
| US4583282A (en) | Process for self-aligned buried layer, field guard, and isolation | |
| JPS632133B2 (ja) | ||
| JPH0756870B2 (ja) | 半導体装置の製造方法 | |
| JPH0648690B2 (ja) | 半導体装置の製造方法 |