JPS6320547A - Data processor - Google Patents
Data processorInfo
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- JPS6320547A JPS6320547A JP61165368A JP16536886A JPS6320547A JP S6320547 A JPS6320547 A JP S6320547A JP 61165368 A JP61165368 A JP 61165368A JP 16536886 A JP16536886 A JP 16536886A JP S6320547 A JPS6320547 A JP S6320547A
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- control
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- data
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプログラムと制御テーブルとを有し
その制御テーブルを更新・参照することによって制御を
行うデータ処理装置に関し、特に、マイクロプログラム
による制御テーブルの複雑な破壊によって起こされる障
害について、制御テーブルの中の目的とする個所の更新
状況をリアルタイムに把握し、障害解析を容易に行える
ようにしたデータ処理装置に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a data processing device that has a microprogram and a control table and performs control by updating and referencing the control table, and in particular, relates to a data processing device that has a microprogram and a control table and performs control by updating and referencing the control table. The present invention relates to a data processing device that can grasp the update status of a target location in a control table in real time and easily perform failure analysis regarding failures caused by complex destruction of the control table.
本発明は、マイクロプログラムと制御テーブルとを有し
、その制御テーブルの更新・参照することにより制御を
行うデータ処理装置において、上記制御テーブルメモリ
に格納された制御テーブルのアドレスデータを任意にア
ドレス照合回路に格納しておき、制御テーブルの更新時
にテーブルアドレスレジスタから出力されるアドレスデ
ータと照合し、−敗した場合にその制御テーブルの更新
を行わせることにより、
たとえ制御テーブルの特定のアドレス領域が破壊されて
いた場合においても、正しく制御テーブルの更新を行え
るようにし、制御テーブル破壊による障害を容易に解析
できるようにしたものである。The present invention provides a data processing device that has a microprogram and a control table and performs control by updating and referencing the control table, in which address data of the control table stored in the control table memory is arbitrarily verified. By storing the data in the circuit, comparing it with the address data output from the table address register when updating the control table, and updating the control table in the event of a loss, even if a specific address area of the control table is Even if the control table has been destroyed, the control table can be updated correctly, and failures due to control table destruction can be easily analyzed.
従来、この種の装置は障害検出時に制御テーブルの内容
を保存し、それを基に解析を行っていた。Conventionally, this type of device saves the contents of a control table when a failure is detected and performs analysis based on it.
しかし制御テーブルの破、壊による障害については、そ
の破壊個所が他の場所の破壊による影響を受けていると
すれば、その解析は難しく、原因追求に多くの時間を必
要とすることになる。However, in the case of failures caused by destruction or destruction of the control table, if the destroyed part is affected by destruction elsewhere, it is difficult to analyze and it will take a lot of time to find the cause.
第2図はかかる従来のデータ処理装置を示すブロック構
成図である。データバスb′から入力される制御テーブ
ルを格納するテーブルメモリ1と、テーブルメモリ1を
アクセスするためのアドレスデータa′をテーブルメモ
リ1へ出力するテーブルアドレスレジスタ2と、テーブ
ルメモリ1の書込みを制御する書込信号C′をテーブル
メモリ1へ出力するテーブル書込制御回路3とを含んで
いる。FIG. 2 is a block diagram showing such a conventional data processing device. A table memory 1 that stores a control table input from data bus b', a table address register 2 that outputs address data a' for accessing table memory 1 to table memory 1, and controls writing to table memory 1. and a table write control circuit 3 for outputting a write signal C' to the table memory 1.
いま、制御テーブルのアドレスAおよびBが破壊され、
そのためにアドレスCも破壊される障害が発生したとす
れば、障害発生時点で制御テーブルの内容を調査しても
、アドレスAとBの内容の破壊の因果関係を解明するこ
とは非常に困難である。また、アドレスAおよびBの個
所の破壊が直接障害とならなければ、そのタイミングを
把握して制御テーブルを解析することは難しい。Now, addresses A and B of the control table are destroyed,
As a result, if a failure occurred that also destroyed address C, it would be extremely difficult to determine the causal relationship between the destruction of the contents of addresses A and B even if the contents of the control table were investigated at the time the failure occurred. be. Furthermore, unless destruction at addresses A and B directly causes a failure, it is difficult to grasp the timing and analyze the control table.
上述した従来のデータ処理装置は、障害の発生を契機に
して制御テーブルを調べることしかできず、直接障害と
はならないような制御テーブルの破壊については調べる
契機が与えられず原因追求に多大な時間がかかる欠点が
あった。The conventional data processing device described above can only check the control table when a failure occurs, and is not given an opportunity to check for destruction of the control table that does not directly result in a failure, and it takes a lot of time to find the cause. There was a drawback that it took a while.
本発明の目的は、上記の欠点を除去することにより、制
御テーブル破壊による複雑に入り組んだ障害も容易に解
析できるデータ処理装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a data processing device that can easily analyze complex failures caused by control table destruction by eliminating the above-mentioned drawbacks.
本発明は、マイクロプログラムと、制御テーブルとを有
し、この制御テーブルを更新および参照して制御を行う
テーブル制御手段を備えたデータ処理装置において、上
記テーブル制御手段が、上記制御テーブルを格納するテ
ーブルメモリと、上記制御テーブルの任意のアドレスデ
ータを格納し上記テーブルメモリに供給されるアドレス
データとの照合を行い一致した場合更新信号を出力する
アドレス照合回路と、上記テーブルメモリおよび上記ア
ドレス照合回路に対してアドレスを供給するテーブルア
ドレスレジスタと、上記テーブルメモリおよび上記アド
レス照合回路へのデータの書込みを制御するテーブル書
込信号およびアドレス書込信号を出力する書込制御回路
と、上記テーブル書込信号と上記更新信号との入力によ
り更新フラグを発生し出力する更新フラグ回路とを備え
たことを特徴とする。The present invention provides a data processing device including a microprogram and a control table, and a table control means for updating and referencing the control table to perform control, wherein the table control means stores the control table. a table memory; an address verification circuit that stores arbitrary address data in the control table; collates the address data with the address data supplied to the table memory; and outputs an update signal when they match; the table memory and the address verification circuit; a table address register that supplies an address to the table; a write control circuit that outputs a table write signal and an address write signal that control writing of data to the table memory and the address verification circuit; The present invention is characterized by comprising an update flag circuit that generates and outputs an update flag based on input of the signal and the update signal.
本発明は、アドレス照合回路(ランダムアクセスメモリ
を含む)に、随時調査したい制御テーブルのアドレスデ
ータを、書込み制御回路からのアドレス書込制御信号に
よりデータバスより取込み格納しておく、そして、テー
ブルアドレスレジスタから入力されるアドレスデータと
の照合を行い、一致している場合に更新信号を発生し更
新フラグ回路へ出力する。更新フラグ回路ではこの更新
信号と書込制御回路からのテーブル書込信号との入力に
より更新フラグを発生しアテンション信号として他装置
へ出力する。同時にテーブルメモリはデータバスより上
記アドレスデータに対応する制御テーブルを取込みその
更新を行う。The present invention involves fetching and storing address data of a control table to be investigated at any time into an address verification circuit (including a random access memory) from a data bus in response to an address write control signal from a write control circuit; It compares the address data input from the register, and if they match, generates an update signal and outputs it to the update flag circuit. The update flag circuit generates an update flag by inputting this update signal and the table write signal from the write control circuit, and outputs it to other devices as an attention signal. At the same time, the table memory takes in the control table corresponding to the address data from the data bus and updates it.
従って、本発明においては、たとえ制御テーブルの特定
のアドレスに対応する領域が破壊されていたとしても、
正しく更新を行うことができ、制御テーブル破壊による
障害の解析を容易に行うことが可能となる。Therefore, in the present invention, even if the area corresponding to a specific address in the control table is destroyed,
Updates can be performed correctly, and failures due to control table destruction can be easily analyzed.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第1図は、本発明の一実施例の要部を示すブロック構成
図である。FIG. 1 is a block diagram showing the main parts of an embodiment of the present invention.
本実施例は、データバスbに接続され、データバスbか
ら制御テーブルを取込み格納するテーブルメモリ11と
、データバスbに接続され上記制御テーブルのアドレス
データを格納し上記テーブルメモリに供給されるアドレ
スデータとの照合を行い一致した場合に更新信号を出力
するアドレス照合回路14と、アドレスメモ1月1およ
びアドレス照合回路に対して上記制御テーブルのアドレ
スデータaを出力するテーブルアドレスレジスタ12と
、テーブルメモリ11へ上記制御テーブルの書込みを制
御するテーブル書込信号Cと、アドレス照合回路14ヘ
アドレスデータの書込みを制御するアドレス書込信号d
とを出力する書込制御回路13と、この書込制御回路か
らのテーブル書込信号Cとアドレス照合回路14からの
更新信号eとの入力により更新フラグを発生し注意信号
fとして他装置へ送出する更新フラグ回路15とを含ん
でいる。This embodiment includes a table memory 11 which is connected to data bus b and receives and stores a control table from data bus b, and an address which is connected to data bus b and stores address data of the control table and is supplied to the table memory. an address verification circuit 14 that performs verification with the data and outputs an update signal when they match; a table address register 12 that outputs the address data a of the control table to the address memo January 1 and the address verification circuit; A table write signal C that controls writing of the control table to the memory 11, and an address write signal d that controls writing of address data to the address verification circuit 14.
A write control circuit 13 that outputs a table write signal C from this write control circuit and an update signal e from an address matching circuit 14 are input to generate an update flag and send it to other devices as a caution signal f. The update flag circuit 15 includes an update flag circuit 15.
本発明の特徴は、第1図において、書込制御回路14、
アドレス照合回路15および更新フラグ回路16を設け
たことにある。The feature of the present invention is that in FIG. 1, a write control circuit 14,
This is because an address verification circuit 15 and an update flag circuit 16 are provided.
次に、本実施例の動作について説明する。いま、制御テ
ーブルのアドレスAおよびBが破壊され、アドレスCに
より障害が発生したとすれば、アドレス照合回路14に
アドレスA、B、Cもしくは、A、B、Cを含む特定の
領域をセントして、再現テストを行うことになる。まず
アドレスAの個所が破壊されたとすれば、テーブルアド
レスレジスタ12にアドレスAがセントされると、アド
レス照合回路14がアクセスされ、アドレス照合回路1
4にアドレスAがセントされていると、アドレス照合回
路14は更新信号eを出力する。ここでテーブルメモリ
11にデータが更新されると、更新フラグ回路15では
更新フラグがセットされアテンション信号fにより他の
装置に報告される。それを契機にして、制御テーブルの
内容が読出され保存される。Next, the operation of this embodiment will be explained. Now, if addresses A and B in the control table are destroyed and a failure occurs due to address C, the address matching circuit 14 is sent to address A, B, C or a specific area containing A, B, C. Then, a reproduction test will be performed. First, if address A is destroyed, when address A is written to the table address register 12, the address verification circuit 14 is accessed, and the address verification circuit 1
If the address A is located at 4, the address verification circuit 14 outputs an update signal e. When data is updated in the table memory 11, an update flag is set in the update flag circuit 15 and reported to other devices by an attention signal f. Taking this as an opportunity, the contents of the control table are read out and saved.
次にアドレスBがテーブルアドレスレジスタ2にセット
されると、アドレス照合回路14がアクセスされ、アド
レス照合回路14にアドレスBがセットされていれば、
アドレス照合回路14は更新信号eを出力する。ここで
テーブルメモリ11にデータが更新されると更新フラグ
回路15では更新フラグがセットされ、アテンション信
号fにより他の装置に報告される。それを契機にして制
御テーブルの内容が読出され保存される。Next, when address B is set in the table address register 2, the address verification circuit 14 is accessed, and if address B is set in the address verification circuit 14,
The address verification circuit 14 outputs an update signal e. Here, when data is updated in the table memory 11, an update flag is set in the update flag circuit 15, and is reported to other devices by an attention signal f. Taking this as an opportunity, the contents of the control table are read out and saved.
同様にしてアドレスCについても制御テーブルの内容が
読出され、保存される。これによりアドレスA、B、C
のそれぞれに対応して制御テーブルが更新されたときの
制御テーブルの状態を続出すごとが可能となる。Similarly, the contents of the control table for address C are read out and saved. This allows addresses A, B, C
It is possible to successively display the state of the control table when the control table is updated corresponding to each of the following.
以上、説明したように本発明は、テーブルメモリを更新
するときのテーブルアドレスレジスタから出力されるア
ドレスデータを別途格納されたアドレスデータと照合す
ることによって、制御テーブルの更新の過程を解析する
ことが可能となり、複雑に入り組んだテーブルデータの
障害を容易に解析できる効果がある。As described above, the present invention is capable of analyzing the process of updating a control table by comparing the address data output from the table address register when updating the table memory with separately stored address data. This has the effect of making it easier to analyze problems in complex table data.
第1図は本発明の一実施例の要部を示すブロック構成図
。
第2図は従来例の要部を示すブロック構成図。
1.11・・・テーブルメモリ、2.12・・・テーブ
ルアドレスレジスタ、3・・・テーブル書込み制御回路
、13・・・書込制御回路、14・・・アドレス照合回
路、15・・・更新フラグ回路、a、a’・・・アドレ
スデータ、b、b′・・・データバス、c、c’・・・
データ書込信号、d・・・アドレス書込信号、e・・・
更新信号、f・・・アテンション信号。
特許出廓人 日本電気株式会社−
代理人 弁理士 井 出 直 孝 。
・、−′シ
光 1 図
従来例
菖 2 口FIG. 1 is a block diagram showing the main parts of an embodiment of the present invention. FIG. 2 is a block diagram showing the main parts of a conventional example. 1.11...Table memory, 2.12...Table address register, 3...Table write control circuit, 13...Write control circuit, 14...Address verification circuit, 15...Update Flag circuit, a, a'... address data, b, b'... data bus, c, c'...
Data write signal, d...address write signal, e...
Update signal, f...attention signal. Patent distributor: NEC Corporation - Representative: Patent attorney Naotaka Ide.・、-′shilight 1 Fig. conventional example irises 2 mouth
Claims (1)
この制御テーブルを更新および参照して制御を行うテー
ブル制御手段を備えたデータ処理装置において、 上記テーブル制御手段が、 上記制御テーブルを格納するテーブルメモリ(11)と
、 上記制御テーブルの任意のアドレスデータを格納し上記
テーブルメモリに供給されるアドレスデータとの照合を
行い一致した場合更新信号を出力するアドレス照合回路
(14)と、 上記テーブルメモリおよび上記アドレス照合回路に対し
てアドレスを供給するテーブルアドレスレジスタ(12
)と、 上記テーブルメモリおよび上記アドレス照合回路へのデ
ータの書込みを制御するテーブル書込信号およびアドレ
ス書込信号を出力する書込制御回路(13)と、 上記テーブル書込信号と上記更新信号との入力により更
新フラグを発生し出力する更新フラグ回路(15)と を含むことを特徴とするデータ処理装置。(1) It has a microprogram and a control table,
In a data processing device equipped with a table control means that performs control by updating and referencing the control table, the table control means includes a table memory (11) that stores the control table, and arbitrary address data of the control table. an address matching circuit (14) which stores the address data and matches it with the address data supplied to the table memory and outputs an update signal if they match; and a table address which supplies addresses to the table memory and the address matching circuit. Register (12
), a write control circuit (13) that outputs a table write signal and an address write signal that control writing of data to the table memory and the address verification circuit; A data processing device comprising: an update flag circuit (15) that generates and outputs an update flag based on an input of the update flag circuit (15).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61165368A JPS6320547A (en) | 1986-07-14 | 1986-07-14 | Data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61165368A JPS6320547A (en) | 1986-07-14 | 1986-07-14 | Data processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6320547A true JPS6320547A (en) | 1988-01-28 |
Family
ID=15811042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61165368A Pending JPS6320547A (en) | 1986-07-14 | 1986-07-14 | Data processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6320547A (en) |
-
1986
- 1986-07-14 JP JP61165368A patent/JPS6320547A/en active Pending
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