JPS63197351U - - Google Patents

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JPS63197351U
JPS63197351U JP8756687U JP8756687U JPS63197351U JP S63197351 U JPS63197351 U JP S63197351U JP 8756687 U JP8756687 U JP 8756687U JP 8756687 U JP8756687 U JP 8756687U JP S63197351 U JPS63197351 U JP S63197351U
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JP
Japan
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integrated circuit
printed board
type integrated
array type
pin
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JP8756687U
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Description

【図面の簡単な説明】
第1図は本考案の実施例を示す図、第2図は従
来のPGA型集積回路の実装構造を示す図である
。 第1図において、10はプリント板、11,1
2はPGA型集積回路、13,14は端子ピン、
15,16はスルーホール、17はピンソケツト
である。

Claims (1)

    【実用新案登録請求の範囲】
  1. プリント板10の上面に実装されるピングリツ
    ドアレイ型集積回路11は、その端子ピン13を
    プリント板10に設けられたスルーホール15に
    挿入半田付けされ、プリント板10の下面に実装
    されるピングリツドアレイ型集積回路12は、前
    記スルーホール15に対し1/2ピツチずらした位
    置に設けられたスルーホール16に予め挿入半田
    付けされたピンソケツト17に端子ピン14を挿
    入して実装されたことを特徴としたピングリツド
    アレイ型集積回路の両面実装構造。
JP8756687U 1987-06-08 1987-06-08 Pending JPS63197351U (ja)

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JP8756687U JPS63197351U (ja) 1987-06-08 1987-06-08

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JP8756687U JPS63197351U (ja) 1987-06-08 1987-06-08

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JPS63197351U true JPS63197351U (ja) 1988-12-19

Family

ID=30944899

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JP8756687U Pending JPS63197351U (ja) 1987-06-08 1987-06-08

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