JPS63196074A - Input protective circuit - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、例えば半導体装置の内部回路の入力段トラ
ンジスタを入力サージ電圧から保護するための入力保護
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an input protection circuit for protecting an input stage transistor of an internal circuit of a semiconductor device from an input surge voltage, for example.
この種の従来の半導体装置の入力保護回路の一例を第４
図ないし第６図に示す。第４図はその入力保護回路のパ
ターンを示す平面図、第５図はそのＡ−Ａ断面図、第６
図はそのパターンと等価な回路図である。図において、
半導体保護ｌＩ（パッションペーション膜）１の開口部
２に重ねて形成されたアルミニウムを材料とするボンデ
ィング用の入力部金属バッド３は、ＦＥＴ４のドレイン
を構成する活性化領域５と、コンタクト部６において接
続されている。一方、アルミニウムを材料とするＧＮＤ
配線７は、上記ＦＥＴ４のソースを構成する活性化領域
８と、コンタクト部９において接続されている。そして
、上記活性化領域５．８間の厚いフィールド酸化膜１０
の上にＰＳＧから成る層間絶縁膜１１が形成され、その
上にゲート電極と兼用のＧＮＤ配線７の一部が重ねられ
ている。フィールド酸化１！１１０を厚く形成しである
のはＦＥＴ４のしきい値電圧を高り（２０〜３０Ｖ ）
するため、および、このフィールド酸化膜１０の強電界
（高電圧）による破壊を防止するためである。An example of the input protection circuit of this type of conventional semiconductor device is shown in the fourth section.
This is shown in Figures 6 to 6. Fig. 4 is a plan view showing the pattern of the input protection circuit, Fig. 5 is a sectional view taken along line A-A, and Fig.
The figure is a circuit diagram equivalent to that pattern. In the figure,
An input part metal pad 3 for bonding made of aluminum and formed over the opening 2 of the semiconductor protection lI (passionation film) 1 has an active region 5 constituting the drain of the FET 4 and a contact part 6. It is connected. On the other hand, GND made of aluminum
The wiring 7 is connected to an activation region 8 forming the source of the FET 4 at a contact portion 9. A thick field oxide film 10 between the activated regions 5.8
An interlayer insulating film 11 made of PSG is formed on the interlayer insulating film 11, and a part of the GND wiring 7, which also serves as a gate electrode, is superimposed on the interlayer insulating film 11. The reason why field oxide 1!110 is formed thickly is to increase the threshold voltage of FET4 (20 to 30V).
This is to prevent the field oxide film 10 from being destroyed by a strong electric field (high voltage).
また、ＦＥＴ４のドレインを構成する上記活性化領域５
には、図示しない内部回路の入力段トランジスタまで伸
びてこれに接続される延長部分５ａが形成され、この種
の活性化ｍ域には通常４０〜５０Ω／口の抵抗があるこ
とから、この延長部分５ａがＦＥＴ４のドレインと上記
入力段トランジスタとの間に介在する抵抗（３００〜６
００Ω程度）の役割を担うように構成されている。In addition, the activation region 5 forming the drain of the FET 4
is formed with an extension part 5a that extends to and is connected to the input stage transistor of the internal circuit (not shown).Since this type of activated m-region usually has a resistance of 40 to 50 Ω/port, this extension part 5a The portion 5a is a resistor (300 to 6
00Ω).
上記構成の入力保護回路では、人間の帯電により、また
はテスター、パッケージ工程中などに、上記入力部金属
バッド３にパルス状の高いサージ電圧（通常２００〜３
０００Ｖ以上）が印加されると、ＦＥＴ４が導通して、
印加された高電圧はＦＥＴ４のしきい値電圧と等しい２
０〜３０Ｖに抑えられる。そして、このときの入力電流
のほとんどは、ＦＥＴ４を通って放電される。２０〜３
０Ｖに抑えられた電圧は、前記した活性化領域５の延長
部分５ａが担う抵抗によってさらに減衰され、これによ
り入力サージ電圧による内部回路の入力段トランジスタ
の破壊が防止される。なお、ＦＥＴ４は通常の動作時に
はオンしないので、これが通常の使用状態において内部
回路に影響を及ぼすことはない。In the input protection circuit with the above configuration, a pulse-like high surge voltage (usually 200 to 300 volts
000V or more) is applied, FET4 becomes conductive,
The applied high voltage is equal to the threshold voltage of FET42
It can be suppressed to 0-30V. Most of the input current at this time is discharged through FET4. 20-3
The voltage suppressed to 0V is further attenuated by the resistance provided by the extension portion 5a of the activation region 5, thereby preventing the input stage transistor of the internal circuit from being destroyed by the input surge voltage. Note that since the FET 4 is not turned on during normal operation, it does not affect the internal circuitry during normal use.
（発明が解決しようとする問題点）
ところが、上記した従来、の入力保護回路の構成では、
入力部金属パッド３に印加された電圧が、この入力部金
属パッド３を構成する低抵抗（約５０ｍΩ）のアルミニ
ウム材料を経てＦＥＴ４に及ぶため、ＦＥＴ４にかかる
電圧が高くなるとともに、ＦＥＴ４のオンによりＦＥＴ
４を通じて放電される電流は、入力部金属バッド３と活
性化領域５とのコンタクト部６に集中する。入力部金属
ノ（ラド３に印加される電圧すなわちＦＥＴ４にかかる
電圧が高くなり過ぎると、電流の集中するコンタクト部
６において高い発熱が生じ、このとき入力部金属バッド
３を構成するアルミニウムの融点が比較的低い（６８０
℃）ことから、アルミニウムの溶融によって活性化領域
５にアルミニウムと例えばシリコンとの合金生成が起り
、ＰＮ接合が破壊されて故障に至る。このため従来の入
力保護回路では、充分に高い耐圧が得られないという欠
点があった。(Problems to be Solved by the Invention) However, in the configuration of the conventional input protection circuit described above,
Since the voltage applied to the input metal pad 3 passes through the low resistance (approximately 50 mΩ) aluminum material that constitutes the input metal pad 3 and reaches the FET 4, the voltage applied to the FET 4 increases, and when the FET 4 is turned on, the voltage applied to the FET 4 increases. FET
The current discharged through the input portion 4 is concentrated at the contact portion 6 between the input portion metal pad 3 and the activation region 5 . When the voltage applied to the input metal pad 3 (that is, the voltage applied to the FET 4) becomes too high, high heat generation occurs in the contact portion 6 where the current is concentrated, and at this time, the melting point of the aluminum constituting the input metal pad 3 rises. Relatively low (680
.degree. C.), the melting of aluminum causes alloy formation of aluminum and silicon, for example, in the active region 5, which destroys the PN junction and leads to failure. For this reason, conventional input protection circuits have the disadvantage that a sufficiently high breakdown voltage cannot be obtained.
この発明は、このような問題点を解決するためになされ
たもので、充分に高い耐圧の得られる入力保護回路を提
供することを目的とする。The present invention was made to solve these problems, and an object of the present invention is to provide an input protection circuit that can obtain a sufficiently high breakdown voltage.
（問題点を解決するための手段〕
この発明に係る入力保護回路は、一方電極および制御電
極を接地したトランジスタの他方電極に初段抵抗を介し
て入力部を接続する一方、前記他方電極を別の抵抗を介
して被保護回路の入力段に接続したものである。(Means for Solving the Problems) In the input protection circuit according to the present invention, an input section is connected to the other electrode of a transistor whose one electrode and a control electrode are grounded via an initial stage resistor, and the other electrode is connected to another electrode. It is connected to the input stage of the protected circuit via a resistor.
トランジスタの他方電極と入力部との間に介在する初段
抵抗のために、トランジスタにかかる電圧が低減され、
トランジスタの発熱が抑えられて、高いサージ電圧入力
のときでもトランジスタが破壊されない。Due to the initial stage resistance interposed between the other electrode of the transistor and the input section, the voltage applied to the transistor is reduced,
The heat generation of the transistor is suppressed, and the transistor is not destroyed even when high surge voltage is input.
（実施例〕
第１図はこの発明による入力保護回路の一実施例のパタ
ーンを示す平面図、第２図はそのＢ−８断面図、第３図
はそのパターンと等価な回路図である。この入力保護回
路では、アルミニウムを材料とするボンディング用の入
力部金属パッド３が、熱放散の大きい初段抵抗１２の一
端部とコンタクト部１３において接続され、この初段抵
抗１２の他端部が、アルミニウム材料からなる金属配線
１４の一端部とコンタクト部１５において接続されてい
る。そして、この金属配線１４の他端部は、ＦＥＴ４の
ドレインを構成する活性化領域５とコンタクト部１６に
おいて接続されている。(Embodiment) FIG. 1 is a plan view showing a pattern of an embodiment of an input protection circuit according to the present invention, FIG. 2 is a sectional view taken along line B-8, and FIG. 3 is a circuit diagram equivalent to the pattern. In this input protection circuit, an input part metal pad 3 for bonding made of aluminum is connected to one end of a first stage resistor 12 with large heat dissipation at a contact part 13, and the other end of this first stage resistor 12 is made of aluminum. It is connected to one end of a metal wiring 14 made of a material at a contact part 15.The other end of this metal wiring 14 is connected to an activation region 5 forming the drain of the FET 4 at a contact part 16. .
上記初段抵抗１２は、単位面積当りの抵抗値つまり発熱
量が小さく、かつ融点の高いＭｏ３ｉ。The first stage resistor 12 is made of Mo3i, which has a low resistance value per unit area, that is, a low calorific value, and a high melting point.
Ｍｏ 、Ｗ、ＷＳｉなどの材料からなり、またその形状
も側辺に櫛歯状の凹凸を形成して熱放散面積が大きくな
るようにしである。初段抵抗１２の値として、例えばＭ
ＯＳのゲート入力部であれば入力インピーダンスが高い
ので、３００〜５０００程度であれば通常動作に与える
影響はほとんどない。It is made of materials such as Mo, W, and WSi, and its shape is such that comb-like irregularities are formed on the sides to increase the heat dissipation area. As the value of the first stage resistor 12, for example, M
Since the input impedance of the gate input part of the OS is high, if it is about 300 to 5000, it will have little effect on normal operation.
ＦＥＴ４は活性化領域５の周囲を囲うような形状に形成
してあり、これにより最初に高電圧が加わる活性化領域
５の耐圧を高くするとともに、ＦＥＴ４の幅を小さい面
積で長くとれるようにしている。したがってＦＥＴ４の
ソースを構成する活性化領域８や、これとコンタクト部
９において接続されるＧＮＤ配線７はいずれも活性化領
域５の周囲を囲うように口字状をなしており、活性化領
域５．８＠の厚いフィールド酸化１１１０の上にＰＳＧ
から成る層間絶縁膜１１が形成され、その上にゲート電
極と兼用のＧＮＤ配線７の一部が従来例と同様に重ねら
れている。また、活性化領域５の延長部分５ａが図示し
ない内部回路の入力段トランジスタに接続されている構
成も従来例と同じである。The FET 4 is formed in a shape surrounding the activation region 5, thereby increasing the withstand voltage of the activation region 5 to which a high voltage is first applied, and making it possible to increase the width of the FET 4 with a small area. There is. Therefore, the activation region 8 constituting the source of the FET 4 and the GND wiring 7 connected thereto at the contact portion 9 are both shaped like a square so as to surround the activation region 5. PSG on top of .8@ thick field oxide 1110
An interlayer insulating film 11 is formed, and a part of the GND wiring 7, which also serves as a gate electrode, is superimposed on the interlayer insulating film 11 as in the conventional example. Further, the configuration in which the extended portion 5a of the activated region 5 is connected to an input stage transistor of an internal circuit (not shown) is also the same as in the conventional example.
この入力保護回路では、入力金属パッド３にパルス状の
高いサージ電圧が印加されると、このサージ電圧が初段
抵抗１２を通してＦＥＴ４に及ぶことによりＦＥＴ４が
導通し、１！流が初段抵抗１２、ＦＥＴ４を通してＧＮ
Ｄ配線７へ流れる。このとき、サージ電圧は上記初段抵
抗１２とＦＥＴ４とに分圧されるので、ＦＥＴ４にかか
る電圧は初段紙ＦＬ１２の介在する分だけ低減される。In this input protection circuit, when a pulse-like high surge voltage is applied to the input metal pad 3, this surge voltage is applied to the FET 4 through the first stage resistor 12, so that the FET 4 becomes conductive and 1! The current flows through the first stage resistor 12 and FET4 to GN.
Flows to D wiring 7. At this time, the surge voltage is divided between the first stage resistor 12 and the FET 4, so the voltage applied to the FET 4 is reduced by the amount that the first stage paper FL12 is present.
したがって電流の集中する金属配線１４と活性化領域５
とのコンタクト部１６においても過度の発熱は生じず、
従来のようにアルミニウムの溶融による合金生成に起因
する故障は生じない。Therefore, the metal wiring 14 and the active region 5 where the current concentrates
Excessive heat generation does not occur in the contact portion 16 with the
Unlike conventional systems, failures due to alloy formation due to aluminum melting do not occur.
また初段抵抗１２を流れる電流による発熱も、この初段
抵抗１２の熱放散が大きいため、十分小さく抑えられる
。すなわち、初段抵抗１２の形状を櫛歯状としたことに
より熱放散の効率が良くなり、加えて単位面積当りの抵
抗値の小さい材料で初段抵抗１２を形成しているため、
流れる電流が大きくてもさほど発熱量の増大を伴うこと
がない。Furthermore, the heat generated by the current flowing through the first stage resistor 12 can be suppressed to a sufficiently low level since the first stage resistor 12 has a large heat dissipation. That is, by making the shape of the first stage resistor 12 into a comb-like shape, the efficiency of heat dissipation is improved, and in addition, since the first stage resistor 12 is formed of a material with a small resistance value per unit area,
Even if the flowing current is large, the amount of heat generated does not increase significantly.
また、初段抵抗１２の材料の融点が高いため、発熱によ
る溶融もなく、溶融に起因する破壊も生じない。このよ
うに、この場合の入力保護回路の主な破壊モードである
初段抵抗９．ＦＥＴ４での発熱が大幅に低減され、充分
に高い耐圧を得ることができる。Further, since the material of the first stage resistor 12 has a high melting point, there is no melting due to heat generation, and no destruction occurs due to melting. In this way, the main failure mode of the input protection circuit in this case is the initial stage resistor 9. Heat generation in the FET 4 is significantly reduced, and a sufficiently high breakdown voltage can be obtained.
（発明の効果）
以上のように、この発明によれば、高いサージ電圧など
により導通して保護作用を行なうトランジスタと入力部
との間を初段抵抗を介して接続しているので、この初段
抵抗のために前記トランジスタにかかる電圧が低減され
、入力保護回路の主な破壊モードである発熱の影響が低
減されて、高い耐圧を得ることができるという効果があ
る。(Effects of the Invention) As described above, according to the present invention, since the input section is connected to the transistor that conducts due to high surge voltage etc. to perform a protective action, the initial stage resistor Therefore, the voltage applied to the transistor is reduced, the effect of heat generation, which is the main mode of destruction of the input protection circuit, is reduced, and a high withstand voltage can be obtained.
第１図はこの発明による半導体装置の入力保護回路の一
実施例のパターンを示す平面図、第２図はその８−８断
面図、第３図はそのパターンと等価な回路図、第４図は
従来の入力保護回路のパターンを示す平面図、第５図は
そのＡ−Ａ断面図、第６図はそのパターンと等価な回路
図である。
図において、３は入力部金属パッド、４はＦＥＴ、５は
活性化領域（ドレイン）、５ａは延長部分く抵抗）、７
はＧＮＤ配線、８は活性化領域（ソース）、１２は初段
抵抗である。
なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a plan view showing a pattern of an embodiment of an input protection circuit for a semiconductor device according to the present invention, FIG. 2 is a sectional view taken along line 8-8, FIG. 3 is a circuit diagram equivalent to the pattern, and FIG. 5 is a plan view showing a pattern of a conventional input protection circuit, FIG. 5 is a sectional view taken along line A-A, and FIG. 6 is a circuit diagram equivalent to the pattern. In the figure, 3 is the input part metal pad, 4 is the FET, 5 is the activation region (drain), 5a is the extension (resistance), 7
1 is a GND wiring, 8 is an active region (source), and 12 is a first-stage resistor. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (3)
の他方電極に初段抵抗を介して入力部を接続する一方、
前記他方電極を別の抵抗を介して被保護回路の入力段に
接続したことを特徴とする入力保護回路。(1) While connecting the input part to the other electrode of the transistor with one electrode and the control electrode grounded via the first stage resistor,
An input protection circuit characterized in that the other electrode is connected to an input stage of a protected circuit via another resistor.
いる特許請求の範囲第１項記載の入力保護回路。(2) The input protection circuit according to claim 1, wherein the first stage resistor is formed in a shape that allows for large heat dissipation.
かつ融点の高い材料からなる特許請求の範囲第１項また
は第２項記載の入力保護回路。(3) The first stage resistor has a small resistance value per unit area;
The input protection circuit according to claim 1 or 2, which is made of a material having a high melting point.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2860287A JPS63196074A (en) | 1987-02-10 | 1987-02-10 | Input protective circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2860287A JPS63196074A (en) | 1987-02-10 | 1987-02-10 | Input protective circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63196074A true JPS63196074A (en) | 1988-08-15 |
Family
ID=12253134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2860287A Pending JPS63196074A (en) | 1987-02-10 | 1987-02-10 | Input protective circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63196074A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119718A (en) * | 2004-10-27 | 2012-06-21 | Samsung Electronics Co Ltd | High breakdown voltage transistor and method of manufacturing the same |
-
1987
- 1987-02-10 JP JP2860287A patent/JPS63196074A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119718A (en) * | 2004-10-27 | 2012-06-21 | Samsung Electronics Co Ltd | High breakdown voltage transistor and method of manufacturing the same |
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