JPS63187423U - - Google Patents
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- Publication number
- JPS63187423U JPS63187423U JP7915987U JP7915987U JPS63187423U JP S63187423 U JPS63187423 U JP S63187423U JP 7915987 U JP7915987 U JP 7915987U JP 7915987 U JP7915987 U JP 7915987U JP S63187423 U JPS63187423 U JP S63187423U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- characteristic impedance
- output signals
- output side
- terminating resistor
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Pulse Circuits (AREA)
Description
第１図は本考案の一実施例の回路図、第２図は
第１図の各部の波形図、第３図は従来の波形変換
回路の回路図、第４図は第３図の各部の波形図で
ある。 １……分波器、２……遅延回路、３……終端抵
抗、４……バツフア回路、５……ＯＲ回路、６…
…ＯＲ回路、７……ＯＲ回路、８……遅延回路、
９……終端抵抗。
第１図の各部の波形図、第３図は従来の波形変換
回路の回路図、第４図は第３図の各部の波形図で
ある。 １……分波器、２……遅延回路、３……終端抵
抗、４……バツフア回路、５……ＯＲ回路、６…
…ＯＲ回路、７……ＯＲ回路、８……遅延回路、
９……終端抵抗。
Claims (1)
- １つの入力信号に対して２つの出力信号を発生
する受動素子で構成された特性インピーダンスＺ
０を有する信号分岐回路と、前記分岐回路で得ら
れる出力信号のうち一方を遅延する特性インピー
ダンスＺ０の遅延回路と、前記遅延回路の出力側
に接続する終端抵抗Ｒ１（Ｒ１＝Ｚ０）と、前記
信号分岐回路の他方の出力側に接続する終端抵抗
Ｒ２（Ｒ２＝Ｚ０）と、該終端抵抗Ｒ１，Ｒ２で
得られる位相差とを有する２つの信号をそれぞれ
バツフアー回路を介して２つの入力を有する論理
和回路（ＯＲ回路）とを有する波形変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7915987U JPS63187423U (ja) | 1987-05-25 | 1987-05-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7915987U JPS63187423U (ja) | 1987-05-25 | 1987-05-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63187423U true JPS63187423U (ja) | 1988-11-30 |
Family
ID=30928759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7915987U Pending JPS63187423U (ja) | 1987-05-25 | 1987-05-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63187423U (ja) |
-
1987
- 1987-05-25 JP JP7915987U patent/JPS63187423U/ja active Pending