JPS6318287A - 時間計測装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、「発明の目的Ｊ 〔産業上の利用分野〕 本発明は、複数の入力信号間の時間差を計測する装置に
関する。

（従来の技術） 一般に、時間を高精度で測定するには、次のよな原理が
採用されている。被測定時間幅Ｔｘの期間で開放となる
ようなゲートに、周期ｔｏのクロック信号を通し、その
クロックの通過個数Ｎをカウントする。そして、Ｎｊｏ
を時間幅とするものである。

この方法は厳密に言うと、Ｔχ−Ｎｊｏとはならず、Ｔ
ｘ’？Ｎｊっである。これは通常、ＴχがｔＯで割切れ
ず、小さい端数の時間が存在するからである。これを第
５図に示す。第５図において、（Ｃ）のｔａはＴχの立
上がりエツジから、その直後に発生するクロックＣｏま
でのスタート端数時間であり、（ｄ）のｔｂはＴχの立
下りエツジから、その直後に発生するクロックＣπまで
のストップ端数時間である。そして、クロック信号Ｃ０
とＣＴｔの間の期間ゲートを開放［第５図の（ｅ）参照
コして、通過するりＯツクの数をカウントする。その期
間におけるクロックの数をＮとすると〔第５図の（ｆ）
１時間幅Ｔｘは（１）式で表わされる。

Ｔｘ　＝Ｎｔｏ　＋ｔａ　ｔｂ　　　　　　　　（１）
従って、＠ｉ敗の時間ｔａとｔｂを測定すれば、りＯツ
クの周期ｔｏ以上の分解能で時間幅Ｔｘの測定が可能と
なることが（１）式から分る。

（発明が解決しようとする問題点） しかし、従来の時間計１ｌｌｌＩ装置は、スタート端数
パルスとストップ端数パルスの測定順序が決っており、
常にスタート端数パルスからストップ′＃ｆｌ数パルス
までの時間を測定するように構成されている。

一方、位相検波器などにおいては、導入する２つの信号
の時間関係（先・後）が不定であり、また、どちらをス
タートとするか決められない場合があり、マイナスの時
間間隔測定を要求されることがある。

従って、従来の時間計測装置ではこの球な要求を満たす
ことができなかった。

本発明の目的は、導入した２つの信号の先・後関係にか
かわらず、その時間幅を計測することができる手段を提
供することである。

口、「発明の構成」 Ｃ問題点を解決するための手段〕 本発明は、上記問題点を解決するために複数の入力信号
間の時間差を計測する装置において、 基準クロックを計数するカウンタと、 各入力信号の発生時における前記カウンタの計数４ｆ［
を保持する手段と、 入力信号の発生時から所定の基準クロックが発生するま
での所謂端数時間を測定する端数時間測定回路と、 前記カウンタの計ａｍと、端数時間測定回路からの信号
を導入し、複数の入力信号間の時間差を算出するプロセ
ッサと、 の手段を備えたものである。

〔実施例〕

以下、図面を用いて本発明を詳しく　ｐｔ明する。

第１図は本発明に係る時間計測装置の要部の構成例を示
した図、第２図と第３図はタイムチャート、第４図は端
数時間測定回路の具体例を示した図である。

まず、第２図を用いて、本発明で測定する２つの信号関
係を説明する。第２図＜ａ）の場合は、チャネルＡに入
力した信号がチャネルＢに入力した信号より早い場合の
ＦＲ間差（＋ＴＺ　）を測定することができる。第２図
（ｂ）は、これと逆の場合、即ら、チャネルＢの方が早
い場合であり、この場合の時間差（−Ｔｒ）も測定する
ことができる。

第１図において、１０はカウンタであり、基準クロック
を計数する。そして、Ｅ×を信号が印加されると、その
計数内容がクリアされ、この時点から新たに計数を始め
る。このカウンタ１０の出力は以下に説明するラッチ回
路に導入される。

１１ａ　、　１１ｂはラッチ回路であり、今、時間差を
測定する対象の２信号、即ち、チャネルＡの信号（以下
、信号ｃｈ、△と記す）とチャネルＢの信号（以下、信
＠ｃｈ、３と記す）のパルスが入力しＴこ際におけるカ
ウンタ１０の！ｉ（Ｉをラッチするものである。

１２ａ　、　１２ｂは端数パルス発生器であり、基準ク
ロックと、信号ｃｈ、△及び信号ｃｈ、　Ｂとにより、
＃ｉ１敗パルスを発生させる。この端数パルス発生器は
ありふれた構成を用いることができる。なお、第５図で
は、端数パルスｔａ、ｔｂ　［第５図（Ｃ）、ｌ）］は
、被測定時間幅信号［第５図（ａ）１の立上がり及び立
下りエツジから、この直１々に発生するクロック信号Ｃ
ｏ　、ＣＴＬまでの期間として説明した。しかし、端数
パルスの幅ｔａ、ｔｂは０〜１ｏの間で存在するので、
成る場合には、端数パルスのパルス幅が限りなくＯに近
くなければならない場合があり得る。しかし、例えばｔ
ａセＯのパルスを発生するのは非常に困Ｍなことである
。そこで、以下の説明では、端数パルス発生器１２ａ　
、　１２ｂで生じさせる端数パルスｔＡ。

ｔｓは、ｔＡ＝ｊＨ＋ｉｏのパルスとして説明する。も
ちろんｔｓについても同様である。このようにすれば、
ｔＡ〜０となることはない。

ｔａ：第５■（Ｃ）で説明したパルス ｔｏ　二基率クロックの川明 １３ａ　、　ｉ３ｂは端数時間測定回路であり、導入し
た端数パルスの幅を測定する回路である。この端数時間
測定回路の具体的構成例を第４図に示した。

１４は測定時間を求めるために演算を行なうプロセッサ
である。

１５は安定なりロックを出力する基準クロック発生器で
ある。

以上のように構成された第１図の動作を第２図、第３図
を参照しながら説明する。

本発明では、Ｅｘｔに入力があった時がら信号ａｈ。

Ａ、信号ｃｈ、　１３の入力があるまでの時間を測定し
、その差を求めることにより、タイムインターバルの測
定を行なっている。従って、信号ｃｈ、　３が信号ａｈ
、Ａより先に発生した場合（−Ｔｒ　）にも測定が可能
である。しかも、端数パルスの測定も行なうことにより
高分解能で測定することができる。

具体的には、次のように動作している。

なお、チャネルＡとチャネルＢに印加された信号ｃｈ、
八と信号ｃｈ、　１３に対して両方とも同じ動作で測定
できるので、以下では、チャネル△のみについて説明を
行なう。

カウンタ１０は、基準クロック［第３図（１）参照］を
計数しているが、Ｅｘｔ（第３図（２）参照１があると
、クリアされ、そこから新たにカウントする［第３図（
３）参照］。なお、このクリア動作は必ずしも必要では
ない。

チャネルＡに信号ｃｈ、　Ａが入力されると［第３図（
４）参照］、そのときのカウンタ１０の１直ｎＡをラッ
チする。同時に、端数パルスｔＡ＠発生し［第３図（５
）参照］、そのパルス幅ｔＡを端数時間測定回路１３ａ
で測定する。

このパルス幅ｔＡを測定する回路例を第４図に示す。第
４図において、ｐｌとρ２は入力端子であり、ｐｌには
プロセッサ１４から待機（ＷＡＩＴ）信号が加えられる
。ｐ２にはスタート端数パルス、ストップ端数パルスが
加えられる。

４１はＲＳフリップフロップ（以下単にＦＦ４１と記す
）であり、Ｓ端子には待機信号が加えられ、ＲＯＲ子に
は端数パルスが加えられる。またＱ端子の出力ｓ４１は
後述する電流スイッチを制御する信号として用いられる
。

４２は遅延線であり、端数パルスを導入してこれを時間
τだけ遅らせるものである。この遅延線４２の出力ｓ４
２は後述する電流スイッチを制御する信号ｓ４２として
用いられる。なお、配線を長くして信号を遅らせるよう
にすれば、この遅延線４２は必ずしも必要ではない。

４３と４６は定電流源であり、定電流８！４３は定電流
ｉ１を、定′Ｎ流源４６は定電流１２を第４図に示すよ
うな方向に流すものである。

４４と４５は電流スイッチであり、例えば、トランジス
タにより容易に構成することができる。電流スイッチ４
４はＦＦ４１の出力信号ｓ４１により、オン・オフゐ１
１　ＩＩＩされ、電流スイッチ４５は遅延線４２の出力
信号ｓ４２により、オン・オフ制御される。定電流源４
３と電流スイッチ４４と電流スイッチ４５と定電流１１
ｉ４６とは、直列に接続される。

４７は積分用のコンデンサであり、電流スイッチ４４と
４５の接続点と、回路アース間に配置される。

このコンデンサ４７の端子電圧が端数パルスのパルス幅
に従って変化する。

４８はクランプ用のダイオードであり、コンデンサ４７
に対し、並列に設けられる。

４９はバッファアンプであり、高入力抵抗の増幅器で構
成される。このバッファアンプ４９はコンデンサ４７の
端子電圧を増幅し、インピーダンス変換して次段に伝え
るものである。

５０はＡＤ変換器であり、バッファアンプ４９から導入
したアナログ信号をデジタル信号に変換して、プロセッ
サ１４に伝えるものである。なお、本発明に係る分野で
は、高速性が要求されるので、通常、フラッシュ形（全
並列形）ＡＤ変換器が用いられる。

第４図のように構成された端数時間測定回路の動作は、
本出願人が昭和６１年６目２４日にした特許出願「時間
計測装置」の明細書に詳しく説明しである。

第４図の回路によれば、端数時間ｔＡの後のコンデンサ
４７の電圧Ｖｃは（２）式で表わされる。

なお、ｖｄ：ダイオード４８の順方向電圧Ｃ：コンデン
サ４７の容量 端数時間ｔａについても同様な式で表わされる。

（２）式から端数時間ｔＡ、ｔａは、陣出することがで
きる。そして、プロセッサ１４は次の演算を行ない、タ
イム・インターバルＴＸを求める。

ＴＩ　　＝　　（ｎＡ　　　ｔｏ　　−ｔ　　Ａ　　）
　　−＜ｎｓ　　　ｔ、　　−ｔａ　　＞＝　（ｎＡ−
ｆｌｅ　）　◆ｔｏ　−ｔａ　＋ｔＢなお、カウンタを
チャネルＡ、Ｂの両方に設け、各端子に入力があった時
、そこでカウントを止めてプロセッサ１４へ出力するよ
うにすれば、カウンタが１個余計にいるが、第１図のラ
ッチ回路１１ａ。

１１ａは不要となる。

また、本発明では、入力信号の粒は２個に限定するわけ
でなく、１つの入力信号に対して、１１［１のラッチ回
路もしくはカウンタと端数パルス発生器と端数時間測定
回路を用意することにより、多数の入力信号に対して、
それぞれのタイム・インターバルを測定することができ
るっ Ｅｘｔ信号を内部で測定開始時に発生するようにすれば
、第１図の構成のままで、周期や周波数回の測定が可能
なユニバーサルカウンタとなる。

ハ、「本発明の効采」 本発明によれば、２つの信号の先・後にかかわらず時間
差を精度良く測定することができる。また、各チャネル
ごとに、ラッチ回路もしくはカウンタと端数時間測定回
路を用、徴することにより、多入力信号のタイム・イン
ターバル測定や多入力信号の周期・周波数測定ができる
。

【図面の簡単な説明】

第１図は本発明に係る時間計測装置の要部の構成例を示
した図、第２図、第３図は本発明に係る装置のタイムチ
ャート、第４図は端数時間測定回路の構成例を示した図
、第５図は時間計測の原理を示′１ｊ図である。 １０・・・カウンタ、１１ａ　、　１１ｂ・・・ラッチ
回路、１２ａ。 １２ｂ・・・端数パルス発生器、１３ａ　、　１３ｂ・
・・端数時間測定回路、１４・・・プロセラ１す、１５
・・・基準クロック発生器。 第１因 １２（Ｌ　　　　　／３ｔＬ ／Ｚｂ　　　　　／ＪＩ７

Claims (1)

1. 【特許請求の範囲】 複数の入力信号間の時間差を計測する装置において、 基準クロックを計数するカウンタと、 各入力信号の発生時における前記カウンタの計数値を保
   持する手段と、 入力信号の発生時から所定の基準クロックが発生するま
   での所謂端数時間を測定する端数時間測定回路と、 前記カウンタの計数値と、端数時間測定回路からの信号
   を導入し、複数の入力信号間の時間差を算出するプロセ
   ッサと、 を備えたことを特徴とする時間計測装置。