JPS63157478A - Conductivity modulating mosfet - Google Patents
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Abstract
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、電導度変調形ＭＯ３ＦＥＴに関し。[Detailed description of the invention] [Purpose of the invention] (Industrial application field) The present invention relates to a conductivity modulation type MO3FET.
ラッヂアップ耐量を改善したものである。It has improved ludge-up resistance.
（従来の技術）
従来の電導度変調形Ｍ ＯＳ Ｆ Ｅ Ｔとしては、例
えば第４図に示すようなものがある（ＵＳＰ ４゜３
６４．０７３）。(Prior Art) As a conventional conductivity modulation type MOS FET, there is, for example, one shown in Fig. 4 (USP 4゜3).
64.073).
第４図中、２１はホール注入源となる第１導電形のｐ＋
アノード領域、２３は実質的にドレインとして作用する
第２導電形のｎベースｍ１４であり、ｐ４７ノード領域
２１とｎベース領域２３との間には、当該ｐ１アノード
領［２１からｎベース領１ｉ１１ｉ２３へのホールの注
入効率を抑えるためのｎ１バッファ層２２が形成されて
いる。In FIG. 4, 21 is the p+ of the first conductivity type, which serves as a hole injection source.
The anode region 23 is a second conductivity type n-base m14 that substantially acts as a drain, and between the p47 node region 21 and the n-base region 23 there is a An n1 buffer layer 22 is formed to suppress hole injection efficiency.
上記のようにｐ形を第１導電形としたとき、これと反対
導電形のｎ形は第２導電形となる。When the p-type is the first conductivity type as described above, the n-type, which is the opposite conductivity type, is the second conductivity type.
ｎベース領域２３の表面側には、ＤＳ△（Ｄｔｆｆｕｓ
ｉｏｎ Ｓ ｅｌｆ Ａ Ｉｉｇｎｍｅｎｔ）技術
によってｐベース領［２４およびｎ＋ソース領域２５が
形成されている。またｎ＋ソース領域２５とｎベース領
Ｖｉ、２３との間におけるｎベース領域２４上には、そ
のｎベース領域２４にチャネル２６を誘起させるゲート
電極２８がゲート酸化膜（絶縁膜）２７を介して設けら
れている。On the surface side of the n base region 23, DSΔ(Dtffus
A p base region [24 and an n+ source region 25 are formed by ion self-aignment) technology. Further, on the n base region 24 between the n+ source region 25 and the n base region Vi, 23, a gate electrode 28 for inducing a channel 26 in the n base region 24 is provided via a gate oxide film (insulating film) 27. It is provided.
２９はソース電極であり、ソース電極２９はｎ“ソース
領域２５およびｎベース領域２４に接続されている。３
０はアノード電極である。29 is a source electrode, and the source electrode 29 is connected to the n'' source region 25 and the n base region 24.3
0 is an anode electrode.
上述のように電導原変調形ＭＯ８ＦＥＴは、通常の縦形
ＭＯ３ＦＥＴに対して、そのドレイン相当領域にｐ＋ア
ノード領域２１を付加した構造とみることができる。As described above, the conductivity modulation type MO8FET can be considered to have a structure in which a p+ anode region 21 is added to the region corresponding to the drain of a normal vertical MO3FET.
そしてアノード電極３０に所要値の正電圧が加えられ、
ゲート電極２８に閾値電圧以上のゲート電圧が加えられ
ると、ゲート電極２８直下にチャネル２６が誘起されて
ｎベース領域２４の表面層が導通し、ｎ＋ソース領域２
５からチャネル２６を通ってｎベース領域２３に電子電
流が流入される。一方、ρ４アノード領域２１からは、
ｎベース領域２３に多量のホール（少数キャリヤ）が注
入される。このときｎ＋バッフ？層２２は、その注入効
率を抑えるように作用する。Then, a required value of positive voltage is applied to the anode electrode 30,
When a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 28, a channel 26 is induced directly under the gate electrode 28, the surface layer of the n base region 24 becomes conductive, and the n+ source region 2
An electron current flows into the n base region 23 from the n base region 23 through the channel 26. On the other hand, from the ρ4 anode region 21,
A large amount of holes (minority carriers) are injected into the n base region 23. At this time n+buff? Layer 22 acts to reduce the injection efficiency.
ｎベース領域２３に注入されたホールは、チャネル２６
から流れ込んだ電子と再結合しながら一部はｎベース領
域２４へ流れ込み、ソース電極２９へ抜ける。しかしｎ
ベース領１ｉｉ！２３には、なお多量のキャリヤ蓄積が
生じて電導度変調が起き、動作時のオン抵抗が低くなる
。The holes injected into the n base region 23 form the channel 26
Some of the electrons flow into the n base region 24 while recombining with the electrons that flowed in from the source electrode 29 . But n
Base territory 1ii! 23, a large amount of carrier accumulation still occurs, causing conductivity modulation, and the on-resistance during operation becomes low.
このように電導原変調形ＭＯ８ＦＥＴは、動作時のオン
抵抗が非常に低くなり、且つ高耐圧であるという特性を
有している。In this way, the conductivity modulation type MO8FET has the characteristics of extremely low on-resistance during operation and high breakdown voltage.
しかるにＭ導度変調形ＭＯ８ＦＥＴは、前述のようにｐ
＋アノード領域２１を有し、このｐ１アノード領域２１
上にｎ＋バッファ層２２、ｎベース領域２３が存在し、
ｎベース領域２３にはｎベース領域２４およびｎ＋ソー
ス領域２５が形成されている。However, the M conductivity modulation type MO8FET has p
+ anode region 21, and this p1 anode region 21
An n+ buffer layer 22 and an n base region 23 are present thereon,
An n base region 24 and an n + source region 25 are formed in the n base region 23 .
このような構造から、その内部には、第５図の等両回路
に示すように、ｐｎｐ形のトランジスタＱＩおよびｎｐ
ｎ形のトランジスタＱ２が寄生的に生じ、この両トラン
ジスタＱ＋ 、Ｑ２の結合により、ｐｎｐｎサイリスタ
が形成されている。第５図中、Ｒｂはｎｐｎ形のトラン
ジスタＱ２のベース抵抗で、ｎベース領域２４の部分に
生じる。Because of this structure, there are a pnp transistor QI and an np transistor inside, as shown in the circuit shown in FIG.
An n-type transistor Q2 is generated parasitically, and a pnpn thyristor is formed by the combination of both transistors Q+ and Q2. In FIG. 5, Rb is the base resistance of the npn transistor Q2, which occurs in the n base region 24.
このため、トランジスタＱ１のエミッタに相当するｐ゛
アノード領域２１から注入されたホールのうち、そのコ
レクタに相当するｎベース領域２４に達する電流をＩｂ
とすると、ｎベース領域２４にＩｂ−Ｒｂなる電圧降下
が生じ、この電圧降下がトランジスタＱ２のベース間値
電圧（４０゜６Ｖ）を超えると、当該トランジスタＱ２
がオン状態に転じて、そのコレクタ電流、即ち他のトラ
ンジスタＱ１のベース電流の増加を引き起す。この結果
、トランジスタＱ＋のコレクタ電流であるｌｂが増加し
てトランジスタＱ２のベース電流が増加するという正帰
還ループができてラッチアップ現象が発生する。ラッチ
アップ現象が発生すると、サイリスタ動作が生じるので
電源を一旦切らない限り元の状態に復帰しない。Therefore, among the holes injected from the p anode region 21 corresponding to the emitter of the transistor Q1, the current reaching the n base region 24 corresponding to the collector is reduced to Ib.
Then, a voltage drop of Ib-Rb occurs in the n-base region 24, and when this voltage drop exceeds the base-to-base voltage of the transistor Q2 (40°6V), the voltage drop of the transistor Q2
turns on, causing an increase in its collector current, ie, the base current of the other transistor Q1. As a result, a positive feedback loop is created in which the collector current lb of the transistor Q+ increases and the base current of the transistor Q2 increases, resulting in a latch-up phenomenon. When a latch-up phenomenon occurs, thyristor operation occurs and the original state cannot be restored unless the power is turned off.
したがってラッチアップ現象の発生を防止するためには
、ｎベース領域２４部分の抵抗Ｒｂおよびこれに流れる
電流ｒｂをできる限り小さくすることが重要となる。Therefore, in order to prevent the latch-up phenomenon from occurring, it is important to make the resistance Rb of the n-base region 24 portion and the current rb flowing therein as small as possible.
このため、従来の電導原変調形ＭＯ８ＦＥＴにあっては
、ｐ＋アノード領域２１に接するようにｎ＋バッファ層
２２を設けてホールの注入効率を落したり、Ａｕ拡散や
電子線照則を行なうことによりｎベース領域２３中にラ
イフタイムキラーを導入して寄生トランジスタＱ＋ 、
Ｑ２の電流増幅率を落すことが行なわれていた。For this reason, in the conventional conductivity modulation type MO8FET, the n+ buffer layer 22 is provided in contact with the p+ anode region 21 to reduce the hole injection efficiency, and the n A lifetime killer is introduced into the base region 23 to create a parasitic transistor Q+,
The current amplification factor of Q2 has been lowered.
（発明が解決しようとする問題点）
しかしながら、ｐ＋アノード領域２１に接するようにｎ
＋バッファ層２２を設けて電導原変調領域であるｎベー
ス領１ｔＩ！２３へのホールの注入効率を落すと、動作
時のオン抵抗を十分低くすることができない。またＡｕ
拡散や電子線照射を行なうことによりｎベース領域２３
中にライフタイムキラーを導入すると、ライフタイムキ
ラーは基板全体に分布するので、これがＭＯ８ＦＥＴ本
来の動作に影響してゲート閾値電圧にばらつきが生じ易
く、製造の歩留りを低下させるという問題点があった。(Problem to be Solved by the Invention) However, the n
+Buffer layer 22 is provided to form an n base region 1tI which is a conduction source modulation region! If the efficiency of hole injection into 23 is reduced, the on-resistance during operation cannot be made sufficiently low. Also, Au
By performing diffusion and electron beam irradiation, the n-base region 23
When a lifetime killer is introduced inside the device, the lifetime killer is distributed over the entire substrate, which affects the original operation of the MO8FET and tends to cause variations in the gate threshold voltage, which poses the problem of lowering the manufacturing yield. .
この発明は、このような従来の問題点に着目してなされ
たもので、ラッチアップ耐量が高く且つ動作時のオン抵
抗を十分に低くすることができ、さらに製造の歩留りを
向上させることのできる電導度変調形ＭＯ８ＦＥＴを提
供することを目的とする。The present invention was made by focusing on these conventional problems, and has a high latch-up resistance, can sufficiently reduce on-resistance during operation, and can further improve manufacturing yield. The present invention aims to provide a conductivity modulated MO8FET.
［発明の構成１
（問題点を解決するための手段）
この発明は上記目的を達成するために、第１導電形の高
濃度領域と、該高濃度領域上に形成され当該高濃度領域
からの少数キャリヤ注入により電導度が変調される第２
導電形の第１ベース領域と、この少数キャリヤの拡散通
過を抑制する前記第１ベース領域の禁制帯幅より禁制帯
幅の広い材質からなるポテンシャルバリア領域と、該ポ
テンシャルバリア領域上に形成され実質的にドレインと
して作用する第２導電形の第２ベース領域と、該第２導
電形の第２ベース領域の表面側に形成された第１導電形
のベース領域と、該第１導電形のベース領域の表面側に
形成された第２導電形のソース領域と、該ソース領域と
前記第２導電形のベース領域との間の前記第１導電形の
ベース領域上にゲート絶縁膜を介して設けられ当該第１
導電形のベース領域にチャネルを誘起させるゲート電極
とを有することを要旨とする。[Structure 1 of the Invention (Means for Solving the Problems) In order to achieve the above object, the present invention includes a high concentration region of the first conductivity type, and a structure formed on the high concentration region and discharging from the high concentration region. The second one whose conductivity is modulated by minority carrier injection
a conductive type first base region; a potential barrier region made of a material having a forbidden band width wider than the forbidden band width of the first base region for suppressing diffusion and passage of minority carriers; a second base region of a second conductivity type that acts as a drain, a base region of a first conductivity type formed on the surface side of the second base region of the second conductivity type, and a base of the first conductivity type. a source region of a second conductivity type formed on the surface side of the region; and a gate insulating film provided on the base region of the first conductivity type between the source region and the base region of the second conductivity type. The first
The gist is that the conductive type base region has a gate electrode that induces a channel.
（作用）
第２導電形の第１ベース領域に第１導電形の高濃度領域
から少数キャリヤが注入され十分に電導痕変調が生じて
電導度変調形ＭＯ３ＦＥＴのオン抵抗が低下される。ま
た第２導電形の第１ベース領域に電導度変調を生じさせ
た少数キャリヤは、禁制帯幅の広い材質からなるポテン
シャルバリア領域により拡散通過が抑制されて第１ベー
ス領域内での再結合が促進され、その殆んどが消滅する
。(Operation) Minority carriers are injected from the high concentration region of the first conductivity type into the first base region of the second conductivity type, sufficient conduction trace modulation occurs, and the on-resistance of the conductivity modulation type MO3FET is reduced. In addition, the minority carriers that caused conductivity modulation in the first base region of the second conductivity type are suppressed from diffusing and passing through the potential barrier region made of a material with a wide forbidden band width, and are prevented from recombining within the first base region. promoted, and most of them disappear.
したがって第１導電形のベース領域への少数キャリヤの
流入が阻止きれてラッチアップ現象の発生が防止される
。Therefore, the inflow of minority carriers into the base region of the first conductivity type is completely prevented, and the latch-up phenomenon is prevented from occurring.
（実施例）
以下、この発明の実施例を第１図および第２図に基づい
て説明する。(Example) Hereinafter, an example of the present invention will be described based on FIGS. 1 and 2.
まず構成を説明すると、第１図中、１はホール注入源と
なる高濃度領域としてのｐ＋アノード領域であり、ｐ＋
アノード領域１上には、当該ｐ＋アノード領域１からの
ホール（少数キャリヤ）注入により電導度変調が起きる
とともに、この電導度変調を生じさせ°たホールの拡散
通過を抑制して再結合を促進させるｎ形の電導度変調領
域２が形成されている。電導度変調領域２は、ｐ＋アノ
ード領域１から注入されるホールにより電導度が変調さ
れる第１ｎベース領域３と、この第１ｎベース領域３上
に形成され当該第１ｎベース領域３に電導度変調を生じ
させたホールの拡散通過を抑制づるポテンシャルバリア
領域４とで構成されている。First, to explain the structure, in FIG.
On the anode region 1, conductivity modulation occurs due to the injection of holes (minority carriers) from the p+ anode region 1, and the diffusion passage of the holes that caused this conductivity modulation is suppressed to promote recombination. An n-type conductivity modulation region 2 is formed. The conductivity modulation region 2 includes a first n base region 3 whose conductivity is modulated by holes injected from the p+ anode region 1, and a conductivity modulated region formed on the first n base region 3. It is composed of a potential barrier region 4 that suppresses the diffusion and passage of holes that have caused this.
ポテンシャルバリア領域４としては、第２図に示すよう
に第１ｎベース領域３の材質よりも禁制帯幅の広い材質
が用いられ、具体的には第１ｒ１ベース領域３の材質と
してＳｉまたはＧａＡｓが用いられる場合、ポテンシャ
ルバリア領域４の材質としては、例えば５ｉｘＣ，−ｘ
またはＧ ａ Ｘ Ａ１＋ −ＸＡＳの化合物半導体が
それぞれ用いられる。そしてこのポテンシャルバリア領
域４を形成している材質は、第１ｎベース領域３等を形
成している材質と伝導帯ＥＣがほぼ平坦になるようにｎ
形の不純物がドープされている。ポテンシャルバリア領
域ｌ域４の厚さは、オン抵抗を低くする観点から薄くす
ることが望まれるが、少数キャリヤであるホールがトン
ネリングしない程度の１００オングストローム程度以−
ヒにすることが必要とされる。As shown in FIG. 2, the potential barrier region 4 is made of a material having a wider forbidden band width than the material of the first n base region 3. Specifically, Si or GaAs is used as the material of the first r1 base region 3. In this case, the material of the potential barrier region 4 is, for example, 5ixC, -x
Alternatively, a compound semiconductor of G a X A1+ -XAS is used. The material forming this potential barrier region 4 is selected such that the conduction band EC is approximately flat with the material forming the first n base region 3, etc.
Doped with shaped impurities. The thickness of the potential barrier region I region 4 is desirably made thin from the viewpoint of lowering the on-resistance, but it is preferably about 100 angstroms or more to prevent holes, which are minority carriers, from tunneling.
It is necessary to reduce the
５は実質的にドレインとして作用ザる第２ｎベース領域
であり、この第２ｎベース領域５の不純物濃度は、オン
抵抗を小さくするため第１ｎベース領域３の不純物濃度
よりも高く設定され、またその厚さも可能な範囲で薄く
設定される。Reference numeral 5 denotes a second n-base region that essentially functions as a drain, and the impurity concentration of the second n-base region 5 is set higher than that of the first n-base region 3 in order to reduce the on-resistance. The thickness is also set as thin as possible.
そして、第２ｎベース領域５の表面側に、寄生トランジ
スタのベース抵抗Ｒｂを下げるためのｐ１ウェル領域６
が形成され、さらにｐベース領域７ ；Ｂよびｎ＋ソー
ス領域８が形成されている。ｎ゛ソース領域８と第２ｎ
ベース領域５との間におけるｐベース領域７上には、そ
のｐベース領域７にチャネル９を誘起させるためのゲー
ト電極１１がゲート酸化膜（絶縁膜）１０を介して設け
られている。A p1 well region 6 for lowering the base resistance Rb of the parasitic transistor is provided on the surface side of the second n base region 5.
A p base region 7; B and an n+ source region 8 are further formed. n゛source region 8 and second n
A gate electrode 11 for inducing a channel 9 in the p base region 7 is provided on the p base region 7 between it and the base region 5 via a gate oxide film (insulating film) 10 .
１２はＰ＋ガードリング、１３はフィールド酸化膜、１
４はＰＳＧの堆積により形成された層間絶縁膜、１５は
ソース電極であり、ソース電極１５は、ｎ＋ソース領域
８およびｐ＋ウェル領域６を介してｐベース領域７に接
続されている。１６はアノード電極である。12 is a P+ guard ring, 13 is a field oxide film, 1
4 is an interlayer insulating film formed by depositing PSG; 15 is a source electrode; the source electrode 15 is connected to the p base region 7 via the n+ source region 8 and the p+ well region 6; 16 is an anode electrode.
次に作用を説明する。Next, the action will be explained.
アノード電極１６に所要値の正電圧が加えられ、ゲート
電極１１に同値電圧以上のゲート電圧が加えられると、
ゲートＭ極１１直下のｐベース領域７の表面層が反転し
てチャネル９が誘起され、ｎ１ソース領域８とドレイン
として作用する第２ｎベース領域５とが導通する。When a required positive voltage is applied to the anode electrode 16 and a gate voltage equal to or higher than the equivalent voltage is applied to the gate electrode 11,
The surface layer of the p base region 7 directly under the gate M pole 11 is inverted, a channel 9 is induced, and the n1 source region 8 and the second n base region 5 acting as a drain are electrically connected.
一方、ｐ＋アノード領域１がら電導原変調領域２内の第
１ｎベース領域３に多量のホール（少数キャリヤ）が注
入され、第１ｎベース領域３に電導度変調が起き、この
第１ｎベース領域３の部分の抵抗が十分に低くなる。そ
してホールは第１ｎベース領域３を拡散してポテンシャ
ルバリア領域４に達する。On the other hand, a large amount of holes (minority carriers) are injected from the p+ anode region 1 into the first n base region 3 in the conductivity source modulation region 2, and conductivity modulation occurs in the first n base region 3. The resistance of the part becomes sufficiently low. The holes then diffuse through the first n base region 3 and reach the potential barrier region 4 .
ポテンシャルバリア領域４は、禁制帯幅の広い材質で形
成されており、少数キセリャであるボールに対してのみ
、その拡散通過を抑制するように作用する。このため、
ホールの殆んどはポテンシャルバリア領域４を乗り越え
ることができず、電導原変調領域２内に蓄積されるホー
ルの濃度が高くなり、この領域２内での再結合が促進さ
れる。The potential barrier region 4 is made of a material with a wide forbidden band width, and acts to suppress the diffusion and passage of only the few balls. For this reason,
Most of the holes cannot overcome the potential barrier region 4, and the concentration of holes accumulated in the conductive source modulation region 2 increases, promoting recombination within this region 2.
したがってｐ＋アノード領域１がら注入されて第１ｎベ
ース領域３に電導度変調を生じさせたボールの殆んどは
、電導原変調領域２内で電子と再結合して消滅し、第２
ｎベース領域５へのホールの抜は出しが抑制されて、ｐ
ベース領域７へのホールの流入が避けられる。Therefore, most of the balls that were injected from the p+ anode region 1 and caused conductivity modulation in the first n-base region 3 recombine with electrons in the conductivity source modulation region 2 and disappear.
The extraction of holes into the n base region 5 is suppressed, and the p
Inflow of holes into the base region 7 is avoided.
これを前記第５図の等何回路で説明すると、ρｎｐトラ
ンジスタＱ１のコレクタとｎｐｎトランジスタＱ２のベ
ースとの間が切離されたことに相当する。このため寄生
サイリスタが構成されなくなり、ｐ＋ウェル領域６の形
成によりベース抵抗Ｒｂの低下が図られていることとも
相まって電導度変調形ＭＯ８ＦＥＴはラッチアップフリ
ーとなる。If this is explained using the circuit shown in FIG. 5, it corresponds to the fact that the collector of the ρnp transistor Q1 and the base of the npn transistor Q2 are separated. Therefore, a parasitic thyristor is no longer formed, and in combination with the fact that the base resistance Rb is lowered by forming the p+ well region 6, the conductivity modulated MO8FET becomes latch-up free.
また動作時における電導原変調形ＭＯ８ＦＥＴ全体のオ
ン抵抗に関しては、電導度変調領域２、第２ｎベース領
域５およびチャネル９等の各部分の抵抗が、これに関与
するが、前述のように電導度変調領域２の部分は、電導
度変調により抵抗が十分に低くされるので、オン抵抗は
、第２ｎベース領域５およびチャネル９の部分の抵抗に
より左右される。このため第２ｎベース領域５は、可能
な範囲で薄く形成され、またその不純物濃度は第１ｎベ
ース領域３部分のそれよりも高く設定されている。Regarding the on-resistance of the entire conductivity modulation type MO8FET during operation, the resistance of each part such as the conductivity modulation region 2, the second n-base region 5, and the channel 9 is involved. Since the modulation region 2 has a sufficiently low resistance due to the conductivity modulation, the on-resistance depends on the resistance of the second n-base region 5 and the channel 9. Therefore, the second n-base region 5 is formed as thin as possible, and its impurity concentration is set higher than that of the first n-base region 3 portion.
耐圧に関しては、電導度変調領域２中の第１ｎベース領
１ｉｉ！３およびポテンシャルバリア領域４、ならびに
第２ｎベース領域５の不純物濃度プロファイルを適宜に
選択することにより規定することができる。第１ｎベー
ス領域３の不純物濃度を低くして第２ｎベース領域５の
不純物濃度を高く設定すると、前述のように低オン抵抗
とすることができるとともに、高耐圧化される。Regarding the withstand voltage, the first n base region 1ii! in the conductivity modulation region 2! 3, potential barrier region 4, and second n-base region 5 by appropriately selecting impurity concentration profiles. By setting the impurity concentration of the first n-base region 3 to be low and the impurity concentration of the second n-base region 5 to be high, the on-resistance can be lowered as described above, and the breakdown voltage can be increased.
次いで第３図には、電導度変調領域２におけるポテンシ
ャルバリア領域４の変形例を示す。Next, FIG. 3 shows a modification of the potential barrier region 4 in the conductivity modulation region 2. In FIG.
この変形例は、ポテンシャルバリア領域４のバンド構造
を、前記第２図のバンド構造と比べて、その両側におい
て徐々に変化させて中心領域で所要の広い禁制帯幅とな
るようにしたものである。In this modification, the band structure of the potential barrier region 4 is gradually changed on both sides compared to the band structure shown in FIG. 2, so that a required wide forbidden band width is obtained in the central region. .
このようなバンド構造とすることにより、第１ｎベース
領域３および第２ｎベース領域５を形成している材質と
の格子定数の不整合による効果が低減して結晶性が改善
され、リーク電流等に対する特性向上が図られる。By having such a band structure, the effect of mismatching of lattice constants with the materials forming the first n-base region 3 and the second n-base region 5 is reduced, crystallinity is improved, and leakage current etc. Characteristics are improved.
なお、上述の実施例ではｎチャネルの電導度変調形ＭＯ
８ＦＥＴについて述べてきたが、ｎチャネルの電導度変
調形ＭＯ８ＦＥＴにも同様に適用できる。このとき高濃
度領域はカソードとなる。Note that in the above embodiment, an n-channel conductivity modulation type MO
Although the description has been made regarding the 8FET, the present invention can be similarly applied to an n-channel conductivity modulated MO8FET. At this time, the high concentration region becomes a cathode.
［発明の効果］
以上説明したように、この発明によれば第１導電形の高
１１ａ領域上に、この高濃度領域からの少数キャリヤ注
入によって電導度が変調される第２導電形の第１ベース
領域を形成し、この少数キャリヤの拡散通過を抑制する
前記第１ベース領域の禁制帯幅より禁制帯幅の広い材質
からなるポテンシャルバリア領域を形成し、このポテン
シャルバリア領域上に実質的にドレインとして作用する
第２導電形の第２ベース領域を形成し、この第２導電形
の第２ベース領域の表面側に第１導電形のベース領域を
形成し、さらにこの第１導電形のベース領域の表面側に
第２導電形のソース領域を形成したので、第２導電形の
第１ベース領域は、高濃度領域からの少数キャリヤ注入
により十分に電導度変調が生じて動作時のオン抵抗が低
くなり、またこの第２導電形の第１ベース領域に電導度
変調を生じさせた少数キャリヤは、禁制帯幅の広い材質
の層で拡散通過が抑制されて当該第２導電形の第１ベー
ス領域内で再結合により消滅し、第１導電形のベース領
域への少数キャリヤの流入が阻止されてラッチアップ現
象の発生が防止される。さらに基板中にライフタイムキ
ラーを導入することなくラッチアップ耐量が改善される
ので製造上のばらつきが少なくなって歩留りが向上する
という利点がある。[Effects of the Invention] As explained above, according to the present invention, the first conductivity type of the second conductivity type, the conductivity of which is modulated by minority carrier injection from the high concentration region, is placed on the high concentration region of the first conductivity type. A potential barrier region is formed of a material having a forbidden band width wider than the forbidden band width of the first base region, which forms a base region, and suppresses diffusion and passage of the minority carriers, and substantially forms a drain on this potential barrier region. A second base region of a second conductivity type is formed on the surface side of the second base region of the second conductivity type, and a base region of the first conductivity type is formed on the surface side of the second base region of the second conductivity type. Since the source region of the second conductivity type is formed on the surface side of the second conductivity type, the conductivity of the first base region of the second conductivity type is sufficiently modulated by the injection of minority carriers from the high concentration region, and the on-resistance during operation is reduced. The minority carriers that have become low and caused conductivity modulation in the first base region of the second conductivity type are suppressed from diffusing and passing through the layer made of a material with a wide forbidden band width, and are The minority carriers are annihilated by recombination within the region, and minority carriers are prevented from flowing into the base region of the first conductivity type, thereby preventing the latch-up phenomenon from occurring. Furthermore, since the latch-up resistance is improved without introducing a lifetime killer into the substrate, there is an advantage that manufacturing variations are reduced and yields are improved.
第１図ないし第３図はこの発明に係る電導度変調形ＭＯ
３ＦＥＴの実施例を示すもので、第１図は縦断面図、第
２図はエネルギーバンド構造を承り図、第３図はポテン
シャルバリア領域のバンド構造を変形させたエネルギー
バンド構造を示す図。
第４図は従来の電導度変調形Ｍ ＯＳ Ｆ Ｅ Ｔ−を
示ず縦断面図、第５図は同上従来例における寄生トラン
ジスタを含む等両回路を示す回路図である。
１：ｐ＋アノード領域（高濃度領域）、３：第１ｎベー
ス領域、
４：ポテンシャルバリア領域、
５：第２ｎベース領域、
７：ｐベース領域、
８：ｎ１ソース領域、
９：チャネル、
１０：ゲート酸化膜（絶縁膜）、
１１：ゲート電極、
１５：ソース電極、
１６：アノード電極。
代理人 弁理士 三 好 保 男第３図
犯
第４図
第５図1 to 3 show conductivity modulation type MO according to the present invention.
FIG. 1 is a longitudinal sectional view, FIG. 2 is a diagram showing an energy band structure, and FIG. 3 is a diagram showing an energy band structure obtained by modifying the band structure of a potential barrier region. FIG. 4 is a vertical cross-sectional view of a conventional conductivity modulation type MOS FET-, and FIG. 5 is a circuit diagram showing both circuits including parasitic transistors in the conventional example. 1: p+ anode region (high concentration region), 3: first n base region, 4: potential barrier region, 5: second n base region, 7: p base region, 8: n1 source region, 9: channel, 10: gate Oxide film (insulating film), 11: Gate electrode, 15: Source electrode, 16: Anode electrode. Agent Patent Attorney Yasu Miyoshi Figure 3 Offender Figure 4 Figure 5
Claims (1)
ャリヤ注入により電導度が変調される第２導電形の第１
ベース領域と、 この少数キャリヤの拡散通過を抑制する前記第１ベース
領域の禁制帯幅より禁制帯幅の広い材質からなるポテン
シャルバリア領域と、 該ポテンシャルバリア領域上に形成され実質的にドレイ
ンとして作用する第２導電形の第２ベース領域と、 該第２導電形の第２ベース領域の表面側に形成された第
１導電形のベース領域と、 該第１導電形のベース領域の表面側に形成された第２導
電形のソース領域と、 該ソース領域と前記第２導電形のベース領域との間の前
記第１導電形のベース領域上にゲート絶縁膜を介して設
けられ当該第１導電形のベース領域にチャネルを誘起さ
せるゲート電極と を有することを特徴とする電導度変調形ＭＯＳＦＥＴ。[Claims] A high concentration region of a first conductivity type; and a first conductivity type of a second conductivity type formed on the high concentration region and having conductivity modulated by minority carrier injection from the high concentration region.
a base region; a potential barrier region made of a material having a forbidden band width wider than the forbidden band width of the first base region that suppresses diffusion and passage of minority carriers; and a potential barrier region formed on the potential barrier region and substantially acts as a drain. a second base region of a second conductivity type; a base region of a first conductivity type formed on the surface side of the second base region of the second conductivity type; and a base region of the first conductivity type formed on the surface side of the base region of the first conductivity type. the formed source region of the second conductivity type; and the first conductivity type provided on the base region of the first conductivity type between the source region and the base region of the second conductivity type via a gate insulating film. 1. A conductivity modulation type MOSFET comprising a gate electrode for inducing a channel in a shaped base region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30401586A JPS63157478A (en) | 1986-12-22 | 1986-12-22 | Conductivity modulating mosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30401586A JPS63157478A (en) | 1986-12-22 | 1986-12-22 | Conductivity modulating mosfet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63157478A true JPS63157478A (en) | 1988-06-30 |
Family
ID=17928039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30401586A Pending JPS63157478A (en) | 1986-12-22 | 1986-12-22 | Conductivity modulating mosfet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63157478A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0732749A2 (en) * | 1995-03-14 | 1996-09-18 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar semiconductor device and manufacturing method thereof |
| WO2012146190A1 (en) * | 2011-04-29 | 2012-11-01 | Byd Company Limited | Semiconductor power device |
-
1986
- 1986-12-22 JP JP30401586A patent/JPS63157478A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0732749A2 (en) * | 1995-03-14 | 1996-09-18 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar semiconductor device and manufacturing method thereof |
| EP0732749A3 (en) * | 1995-03-14 | 1997-10-08 | Mitsubishi Electric Corp | Insulated gate bipolar semiconductor device and manufacturing method thereof |
| WO2012146190A1 (en) * | 2011-04-29 | 2012-11-01 | Byd Company Limited | Semiconductor power device |
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