JP2751926B2 - Conductivity modulation type MOSFET - Google Patents
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、電導度変調形MOSFETに関し、ラッチアッ
プ耐量を改善したものである。
（従来の技術）
従来の電導度変調形MOSFETとしては、例えば第４図に
示すようなものがある（USP 4,364,073）。
第４図中、21はホール注入源となる第１導電形のp+ア
ノード領域、23は実質的にドレインとして作用する第２
導電形のｎベース領域であり、p+アノード領域21とｎベ
ース領域23との間には、当該p+アノード領域21からｎベ
ース領域23へのホールの注入効率を抑えるためのn+バッ
ファ層22が形成されている。
上記のようにｐ形を第１導電形としたとき、これと反
対導電形のｎ形は第２導電形となる。
ｎベース領域23の表面側には、DSA（Difusion Self
Alignment）技術によってｐベース領域24およびn+ソ
ース領域25が形成されている。またn+ソース領域25とｎ
ベース領域23との間におけるｐベース領域24上には、そ
のｐベース領域24にチャネル26を誘起させるゲート電極
28がゲート酸化膜（絶縁膜）27を介して設けられてい
る。
29はソース電極であり、ソース電極29はn+ソース領域
25およびｐベース領域24に接続されている。30はアノー
ド電極である。
上述のように電導度変調形MOSFETは、通常の縦形MOSF
ETに対して、そのドレイン相当領域にp+アノード領域21
を付加した構造とみることができる。
そしてアノード電極30に所要値の正電圧が加えられ、
ゲート電極28に閾値電圧以上のゲート電圧が加えられる
と、ゲート電極28直下にチャネル26が誘起されてｐベー
ス領域24の表面層が導通し、n+ソース領域25からチャネ
ル26を通ってｎベース領域23に電子電流が流入される。
一方、p+アノード領域21からは、ｎベース領域23に多量
のホール（少数キャリヤ）が注入される。このときn+バ
ッファ層22は、その注入効率を抑えるように作用する。
ｎベース領域23に注入されたホールは、チャネル26か
ら流れ込んだ電子と再結合しながら一部はｐベース領域
24へ流れ込み、ソース電極29へ抜ける。しかしｎベース
領域23には、なお多量のキャリヤ蓄積が生じて電導度変
調が起き、動作時のオン抵抗が低減する。
このように電導度変調形MOSFETは、動作時のオン抵抗
が非常に低くなり、且つ高耐圧であるという特性を有し
ている。
しかるに電導度変調形MOSFETは、前述のようにp+アノ
ード領域21を有し、このp+アノード領域21上にn+バッフ
ァ層22、ｎベース領域23が存在し、ｎベース領域23には
ｐベース領域24およびn+ソース領域25が形成されてい
る。
このような構造から、その内部には、第５図の等価回
路に示すように、pnp形のトランジスタQ1およびnpn形の
トランジスタQ2が寄生的に生じ、この両トランジスタ
Q1、Q2の結合により、pnpnサイリスタが形成されてい
る。第５図中、Rbはnpn形のトランジスタQ2のベース抵
抗で、ｐベース領域24の部分に生じる。
このため、トランジスタQ1のエミッタに相当するp+ア
ノード領域21から注入されたホールのうち、そのコレク
タに相当するｐベース領域24に達する電流をIbとする
と、ｐベース領域24にIb・Rbなる電圧降下が生じ、この
電圧降下がトランジスタQ2のベース閾値電圧（0.6V）
を超えると、当該トランジスタQ2がオン状態に転じて、
そのコレクタ電流、即ち他のトランジスタQ1のベース電
流の増加を引き起す。この結果、トランジスタQ1のコレ
クタ電流であるIbが増加してトランジスタQ2のベース電
流が増加するという正帰還ループができてラッチアップ
現象が発生する。ラッチアップ現象が発生すると、サイ
リスタ動作が生じるので電源を一旦切らない限り元の状
態に復帰しない。
したがってラッチアップ現象の発生を防止するために
は、ｐベース領域24部分の抵抗Rbおよびこれに流れる電
流Ibをできる限り小さくすることが重要となる。
このため、従来の電導度変調形MOSFETにあっては、p+
アノード領域21に接するようにn+バッファ層22を設けて
ホールの注入効率を落したり、Au拡散や電子線照射を行
なうことによりｎベース領域23中にライフタイムキラー
を導入して寄生トランジスタQ1、Q2の電流増幅率を落す
ことが行なわれていた。
（発明が解決しようとする問題点）
しかしながら、p+アノード領域21に接するようにn+バ
ッファ層22を設けて電導度変調領域であるｎベース領域
23へのホールの注入効率を落すと、動作時のオン抵抗を
十分低くすることができない。またAu拡散や電子線照射
を行なうことによりｎベース領域23中にライフタイムキ
ラーを導入すると、ライフタイムキラーは基板全体に分
布するので、これがMOSFET本来の動作に影響してゲート
閾値電圧にばらつきが生じ易く、製造の歩留りを低下さ
せるという問題点があった。
この発明は、このような従来の問題点に着目してなさ
れたもので、ラッチアップ耐量が高く且つ動作時のオン
抵抗を十分に低くすることができ、さらに製造の歩留り
を向上させることのできる電導度変調形MOSFETを提供す
ることを目的とする。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、本発明に係る電導度変調
形MOSFETは、第１導電形の高濃度領域と、該高濃度領域
上に形成され当該高濃度領域から少数キャリヤ注入によ
り電導度が変調される第２導電形の変調領域と、該変調
領域上に形成され、表面側から漸次低濃度となる不純物
濃度分布を有し、該不純物濃度分布により前記変調領域
から拡散しようとする少数キャリヤを押し戻す方向に作
用することで該少数キャリヤの拡散を抑制する電界が形
成され、実質的にドレインとして作用する第２導電形の
ウェル領域と、該ウェル領域の表面側に形成された第１
導電形のベース領域と、該ベース領域の表面側に形成さ
れた第２導電形のソース領域と、該ソース領域と前記ウ
ェル領域との間の前記ベース領域上にゲート絶縁膜を介
して設けられ当該ベース領域にチャネルを誘起させるゲ
ート電極と、を有することを要旨とする。
（作用）
本発明に係る電導度変調形MOSFETによれば、まず、第
１導電形の高濃度領域に所要値の正電圧が印加される一
方、ゲート電極に閾値電圧以上のゲート電圧が印加され
ると、第２導電形の変調領域に、第１導電形の高濃度領
域から少数キャリヤが注入され、変調領域において十分
に電導度変調が生じて、電導度変調形MOSFETのオン抵抗
が低下される。また、第２導電形の変調領域に電導度変
調を生じさせた少数キャリヤは、第２導電形のウェル領
域内に形成された、表面側から漸次低濃度となる不純物
濃度分布を有し、該不純物濃度分布により前記変調領域
から拡散しようとする少数キャリヤを押し戻す方向に作
用することで該少数キャリヤの拡散を抑制する電界によ
ってその拡散が抑制されて、第１導電形のベース領域へ
の注入は阻止される。したがって、従来形成されていた
寄生サイリスタは構成されなくなり、この結果、ラッチ
アップ現象の発生が防止される。
（実施例）
以下、この発明の実施例を図面に基づいて説明する。
第１図および第２図は、この発明の一実施例を示す図
である。
まず構成を説明すると、第１図中、１はホール注入源
となる高濃度領域としてのp+アノード領域であり、p+ア
ノード領域１上には、当該p+アノード領域１からのホー
ル（少数キャリヤ）注入により電導度変調が起きる変調
領域としてのｎベース領域２が形成されている。
ｎベース領域２上には、実質的にドレインとして作用
するｎウェル領域３が形成されている。ｎウェル領域３
は、オン抵抗を小さくするため、その厚さが可能な範囲
で薄く設定され、またその不純物濃度は、ｎベース領域
２の不純物濃度よりも平均的に高く設定されているが、
次に述べるように表面側から漸次低濃度となるような所
要の不純物濃度分布とされている。この不純物濃度分布
により、ｎベース領域２に電導度変調を生じさせたホー
ルの拡散を抑制する作りつけ電界（ビルトインフィール
ド）が形成される。
第２図は、上記のｎウェル領域３の不純物濃度分布の
一例を、他の領域の不純物濃度分布とともに示したもの
である。ｎウェル領域３は、表面からのｎ形不純物の拡
散で形成されて、その不純物濃度分布はほぼガウス分布
をしており、次式で表わされる。
Ｎ（ｘ）＝N0・exp｛−（x/a）２｝ …（１）
ここに、
x:表面からの距離で、後述するゲート酸化膜との界
面がｘ＝０である。
N0:表面の濃度
a:一定の係数
そして上記（１）式で示される不純物濃度分布によ
り、ｎウェル領域３内には、次式で示されるような作り
つけ電界E0が形成される。
E0＝−（kT/q）・〔1/N（ｘ）〕
・〔dN（ｘ）/dx〕
＝（kT/q）・（2x/a2） …（２）
ここに
k:ボルツマン定数
T:絶対温度
q:電子の電荷
上記（２）式から、作りつけ電界E0の強度は、表面か
らの距離ｘに比例してｎウェル領域３の底面部で最も強
く、またその方向は、ｎベース領域２からのホールの拡
散を減速して、これを阻止するような向きに形成され
る。
そして、上記のように形成されたｎウェル領域３の表
面側に、寄生トランジスタのベース抵抗Rbを下げるため
のp+ウェル領域４が形成され、さらにｐベース領域５お
よびn+ソース領域６が形成されている。n+ソース領域６
とｎウェル領域３との間におけるｐベース領域５上に
は、そのｐベース領域５にチャネル７を誘起させるため
のゲート電極９がゲート酸化膜（絶縁膜）８を介して設
けられている。
10はP+ガードリング、11はフィールド酸化膜、12はPS
Gの堆積により形成された層間絶縁膜、14はソース電極
であり、ソース電極14は、n+ソース領域６およびp+ウェ
ル領域４を介してｐベース領域５に接続されている。15
はアノード電極である。
次に作用を説明する。
アノード電極15に所要値の正電圧が加えられ、ゲート
電極９に閾値電圧以上のゲート電圧が加えられると、ゲ
ート電極９直下のｐベース領域５の表面層が反転してチ
ャネル７が誘起され、n+ソース領域６とドレインとして
作用するｎウェル領域３とが導通する。
一方、p+アノード領域１からｎベース領域２に多量の
ホール（少数キャリヤ）が注入され、ｎベース領域２に
電導度変調が起き、このｎベース領域２の部分の抵抗が
十分に低くなる。そして電導度変調を生じさせたホール
はｎベース領域２を拡散してｎウェル領域３の底部に達
する。
ｎウェル領域３には、電界強度がその底面部で最も強
く、且つ電界方向がｎベース領域２から拡散してくるホ
ールに対し、これを底面部に押し戻すような方向の作り
つけ電界が形成されている。このためホールの殆んどは
ｎベース領域２に押し戻されて、ｎベース領域２に蓄積
されるホールの濃度が高くなり、この領域２内での再結
合が促進される。したがってp+アノード領域１から注入
されてｎベース領域２に電導度変調を生じさせたホール
の殆んどは、ｎベース領域２内で電子と再結合して消滅
し、ｎウェル領域３へのホールの抜け出しが抑制され
て、ｐベース領域５へのホールの流入が避けられる。
これを前記第５図の等価回路で説明すると、pnpトラ
ンジスタQ1のコレクタとnpnトランジスタQ2のベースと
の間が切離されたことに相当する。このため寄生サイリ
スタが構成されなくなり、p+ウェル領域４の形成により
ベース抵抗Rbの低下が図られていることとも相まって電
導度変調形MOSFETはラッチアップフリーとなる。
また動作時における電導度変調形MOSFET全体のオン抵
抗に関しては、ｎベース領域２、ｎウェル領域３および
チャネル７等の各部分の抵抗が、これに関与するが、前
述のようにｎベース領域２の部分は、電導度変調により
抵抗が十分に低くされるので、オン抵抗は、ｎウェル領
域３およびチャネル７の部分の抵抗により左右される。
このためｎウェル領域３は、可能な範囲で薄く形成さ
れ、またその不純物濃度はｎベース領域２部分のそれよ
りも平均的に高く設定されている。
耐圧に関しては、ｎベース領域２およびｎウェル領域
３の不純物濃度プロファイルを適宜に選択することによ
り規定することができる。ｎベース領域２の不純物濃度
を低くしてｎウェル領域３の不純物濃度を平均的に高く
設定すると、前述のように低オン抵抗とすることができ
るとともに、高耐圧化される。
次いで第３図には、この発明の他の実施例を示す。
この実施例は、ｎウェル領域13の形成領域をｐベース
領域５の部分に限定して、p+ウェル領域４の底部がｎベ
ース領域２に直接接するようにしたものである。その他
の部分の構成は、ｎウェル領域13の不純物濃度分布も含
めて一実施例である前記第１図および第２図のものとほ
ぼ同様である。
この実施例では、ｎベース領域２に電導度変調を生じ
させたホールが、p+ウェル領域４では吸収されるように
作用するので、ｐベース領域５へのホールの流入が一層
少なくなってラッチアップ耐量が一層向上される。
なお、上述の各実施例ではｎチャネルの電導度変調形
MOSFETについて述べてきたが、ｐチャネルの電導度変調
形MOSFETにも同様に適用できる。このとき高濃度領域は
カソードとなる。
［発明の効果］
以上説明したように、本発明に係る電導度変調形MOSF
ETによれば、第１導電形の高濃度領域に所要値の正電圧
が印加される一方、ゲート電極に閾値電圧以上のゲート
電圧が印加されると、第２導電形の変調領域に、第１導
電形の高濃度領域から少数キャリヤが注入され、変調領
域において十分に電導度変調が生じて、電導度変調形MO
SFETのオン抵抗が低下される。また、第２導電形の変調
領域に電導度変調を生じさせた少数キャリヤは、第２導
電形のウェル領域内に形成された、表面側から漸次低濃
度となる不純物濃度分布を有し、該不純物濃度分布によ
り前記変調領域から拡散しようとする少数キャリヤを押
し戻す方向に作用することで該少数キャリヤの拡散を抑
制する電界によってその拡散が抑制されて、第１導電形
のベース領域への流入は阻止される。したがって、従来
形成されていた寄生サイリスタは構成されなくなり、こ
の結果、ラッチアップ現象の発生が防止される。さら
に、基板中にライフタイムキラーを導入することなくラ
ッチアップ耐量が改善されるので、素子製造上のゲート
閾値電圧のばらつきが抑制されて、歩留まりが向上する
というきわめて優れた効果を奏する。[Detailed Description of the Invention] [Object of the Invention] (Industrial application field) The present invention relates to a conductivity modulation type MOSFET and has improved latch-up resistance. (Prior Art) As a conventional conductivity modulation type MOSFET, for example, there is one as shown in FIG. 4 (US Pat. No. 4,364,073). In FIG. 4, 21 is a p + anode region of the first conductivity type serving as a hole injection source, and 23 is a second p + anode region which substantially functions as a drain.
An n base region of the conductivity type, p + between the anode region 21 and the n base region 23, n + buffer layer for suppressing injection efficiency of holes from the p + anode region 21 to the n base region 23 22 are formed. When the p-type is the first conductivity type as described above, the n-type, which is the opposite conductivity type, becomes the second conductivity type. On the surface side of the n base region 23, a DSA (Difusion Self
A p base region 24 and an n + source region 25 are formed by Alignment technology. Also, n + source regions 25 and n
A gate electrode for inducing a channel 26 in the p base region 24 between the base region 23 and the p base region 24.
28 is provided via a gate oxide film (insulating film) 27. 29 is a source electrode, and the source electrode 29 is an n + source region.
25 and p base region 24. 30 is an anode electrode. As described above, the conductivity modulation type MOSFET is a normal vertical MOSFET.
For ET, p + anode region 21
Can be regarded as a structure to which is added. Then, a required positive voltage is applied to the anode electrode 30,
When a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 28, a channel 26 is induced immediately below the gate electrode 28, the surface layer of the p base region 24 conducts, and the n + source region 25 passes through the channel 26 to the n base. An electron current flows into the region 23.
On the other hand, a large amount of holes (minority carriers) are injected from p + anode region 21 into n base region 23. At this time, the n + buffer layer 22 acts to suppress the injection efficiency. The holes injected into the n-base region 23 recombine with the electrons flowing from the channel 26, and a part thereof is in the p-base region
It flows into 24 and escapes to the source electrode 29. However, a large amount of carrier accumulation still occurs in the n-base region 23, causing conductivity modulation, and the on-resistance during operation is reduced. As described above, the conductivity modulation type MOSFET has characteristics that the on-resistance during operation is extremely low and the breakdown voltage is high. However, the conductivity modulation type MOSFET has the p + anode region 21 as described above, the n + buffer layer 22 and the n base region 23 exist on the p + anode region 21, and the p + anode region 21 has the p + anode region 21. A base region 24 and an n + source region 25 are formed. From such a structure, the inside, as shown in the equivalent circuit of FIG. 5, the transistor Q 2 transistors Q 1 and npn type pnp type occurs parasitically, the both transistors
A pnpn thyristor is formed by the combination of Q 1 and Q 2 . In FIG. 5, Rb is the base resistance of the transistor Q 2 of npn type, occurs in the portion of the p base region 24. Therefore, among the holes injected from the p + anode region 21, corresponding to the emitter of the transistor Q 1, when the current reaches the p base region 24 corresponding to the collector and Ib, comprising Ib · Rb in p base region 24 resulting voltage drop, the base threshold voltage this voltage drop of the transistor Q 2 (0.6V)
Beyond, the transistor Q 2 is turned on,
Its collector current, i.e. causes an increase in the base current of the other transistor Q 1. As a result, latch-up phenomenon occurs and be positive feedback loop that the base current of the transistor Q 2 Ib is the collector current of the transistor Q 1 is increased to increase. When the latch-up phenomenon occurs, a thyristor operation occurs, so that the state does not return to the original state unless the power supply is once turned off. Therefore, in order to prevent the occurrence of the latch-up phenomenon, it is important to reduce the resistance Rb of the p base region 24 and the current Ib flowing therethrough as small as possible. For this reason, in the conventional conductivity modulation type MOSFET, p +
The n + buffer layer 22 is provided so as to be in contact with the anode region 21 to reduce the hole injection efficiency, or a lifetime killer is introduced into the n base region 23 by performing Au diffusion or electron beam irradiation, thereby forming a parasitic transistor Q 1. , it has been made to drop a current amplification factor of Q 2. (Problems to be Solved by the Invention) However, the n + buffer layer 22 is provided so as to be in contact with the p + anode region 21, and the n base region which is the conductivity modulation region is provided.
If the efficiency of hole injection into 23 is reduced, the on-resistance during operation cannot be sufficiently reduced. If a lifetime killer is introduced into the n-base region 23 by performing Au diffusion or electron beam irradiation, the lifetime killer is distributed over the entire substrate, and this affects the original operation of the MOSFET and causes variations in the gate threshold voltage. This is problematic in that it tends to occur and lowers the production yield. The present invention has been made in view of such a conventional problem, and has a high latch-up resistance, a sufficiently low on-resistance during operation, and a further improvement in manufacturing yield. An object of the present invention is to provide a conductivity modulation type MOSFET. [Constitution of the Invention] (Means for Solving the Problems) In order to achieve the above object, a conductivity modulation type MOSFET according to the present invention includes a high-concentration region of a first conductivity type and a high-concentration region on the high-concentration region. A modulation region of the second conductivity type, the conductivity of which is modulated by minority carrier injection from the high concentration region; and an impurity concentration distribution formed on the modulation region and gradually decreasing in concentration from the surface side, An electric field for suppressing the diffusion of the minority carriers is formed by acting in the direction of pushing back the minority carriers that are about to diffuse from the modulation region due to the impurity concentration distribution, and the well region of the second conductivity type substantially acting as a drain is formed. A first region formed on the surface side of the well region.
A conductive type base region, a second conductive type source region formed on the surface side of the base region, and a gate insulating film interposed on the base region between the source region and the well region. A gate electrode for inducing a channel in the base region. (Operation) According to the conductivity modulation type MOSFET according to the present invention, first, while a required positive voltage is applied to the high-concentration region of the first conductivity type, a gate voltage higher than the threshold voltage is applied to the gate electrode. Then, minority carriers are injected from the high-concentration region of the first conductivity type into the modulation region of the second conductivity type, and conductivity modulation occurs sufficiently in the modulation region, and the on-resistance of the conductivity modulation MOSFET is reduced. You. Further, the minority carrier that has caused the conductivity modulation in the modulation region of the second conductivity type has an impurity concentration distribution that is formed in the well region of the second conductivity type and becomes gradually lower in concentration from the surface side. By acting in the direction of pushing back the minority carriers that are going to diffuse from the modulation region due to the impurity concentration distribution, the diffusion is suppressed by the electric field that suppresses the diffusion of the minority carriers. Will be blocked. Therefore, the parasitic thyristor conventionally formed is not formed, and as a result, the occurrence of the latch-up phenomenon is prevented. Hereinafter, an embodiment of the present invention will be described with reference to the drawings. 1 and 2 are views showing an embodiment of the present invention. First, explaining the configuration in FIG. 1, 1 is a p + anode region as the high density regions comprising a hole injection source, on p + anode region 1, holes (minority from the p + anode region 1 An n base region 2 is formed as a modulation region where conductivity modulation occurs by carrier (carrier) injection. On n base region 2, n well region 3 substantially acting as a drain is formed. n-well region 3
Is set to be as thin as possible in order to reduce the on-resistance, and its impurity concentration is set on average higher than the impurity concentration of the n-base region 2.
As described below, the required impurity concentration distribution is such that the concentration gradually decreases from the surface side. With this impurity concentration distribution, a built-in electric field (built-in field) for suppressing the diffusion of holes that have caused conductivity modulation in the n-base region 2 is formed. FIG. 2 shows an example of the impurity concentration distribution in the n-well region 3 together with the impurity concentration distributions in other regions. The n-well region 3 is formed by diffusion of an n-type impurity from the surface, and its impurity concentration distribution is substantially Gaussian, and is represented by the following equation. N (x) = N 0 · exp {− (x / a) 2 } (1) where x is a distance from the surface, and x = 0 at an interface with a gate oxide film described later. N 0 : surface concentration a: constant coefficient A built-in electric field E 0 represented by the following equation is formed in the n-well region 3 by the impurity concentration distribution represented by the above equation (1). E 0 = − (kT / q) · [1 / N (x)] · [dN (x) / dx] = (kT / q) · (2x / a 2 ) (2) where k: Boltzmann constant T: absolute temperature q: electron charge From the above equation (2), the intensity of the built-in electric field E 0 is the strongest at the bottom of the n-well region 3 in proportion to the distance x from the surface, and the direction is The holes are formed in such a direction as to slow down the diffusion of holes from n base region 2 and prevent the diffusion. Then, on the surface side of n-well region 3 formed as described above, p + well region 4 for lowering the base resistance Rb of the parasitic transistor is formed, and further, p base region 5 and n + source region 6 are formed. Have been. n + source area 6
On p base region 5 between n well region 3 and gate electrode 9, a gate electrode 9 for inducing channel 7 in p base region 5 is provided via a gate oxide film (insulating film) 8. 10 is P + guard ring, 11 is field oxide film, 12 is PS
An interlayer insulating film 14 formed by the deposition of G is a source electrode, and the source electrode 14 is connected to the p base region 5 via the n + source region 6 and the p + well region 4. Fifteen
Is an anode electrode. Next, the operation will be described. When a required positive voltage is applied to the anode electrode 15 and a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 9, the surface layer of the p base region 5 immediately below the gate electrode 9 is inverted to induce the channel 7, The n + source region 6 and the n well region 3 acting as a drain conduct. On the other hand, a large amount of holes (minority carriers) are injected from the p + anode region 1 into the n base region 2, and conductivity modulation occurs in the n base region 2, and the resistance of the n base region 2 becomes sufficiently low. Then, the holes that have caused the conductivity modulation diffuse in n base region 2 and reach the bottom of n well region 3. A built-in electric field is formed in the n-well region 3 in such a direction that the electric field intensity is the strongest at the bottom portion and the direction of the electric field is such that holes diffusing from the n-base region 2 are pushed back to the bottom portion. ing. For this reason, most of the holes are pushed back to the n-base region 2, and the concentration of holes accumulated in the n-base region 2 increases, and recombination in the region 2 is promoted. Therefore, most of the holes injected from p + anode region 1 and causing conductivity modulation in n base region 2 are recombined with electrons in n base region 2 and disappear, and the holes to n well region 3 are removed. The escape of holes is suppressed, and the inflow of holes into p base region 5 is avoided. To explain this in an equivalent circuit of the FIG. 5 corresponds to that between the collector and the base of the npn transistor Q 2 of the pnp transistor Q 1 is disconnected. For this reason, a parasitic thyristor is not formed, and the conductivity modulation type MOSFET is latch-up free in combination with the fact that the base resistance Rb is reduced by forming the p + well region 4. As for the on-resistance of the entire conductivity-modulated MOSFET during operation, the resistance of each part such as n-base region 2, n-well region 3 and channel 7 contributes to this. Is sufficiently lowered by the conductivity modulation, so that the ON resistance depends on the resistance of the n-well region 3 and the channel 7.
Therefore, n-well region 3 is formed as thin as possible, and its impurity concentration is set on average higher than that of n-base region 2. The breakdown voltage can be defined by appropriately selecting the impurity concentration profiles of the n base region 2 and the n well region 3. If the impurity concentration of the n base region 2 is set low and the impurity concentration of the n well region 3 is set high on average, the on-resistance can be reduced as described above and the breakdown voltage can be increased. FIG. 3 shows another embodiment of the present invention. In this embodiment, the formation region of the n-well region 13 is limited to the p-base region 5 so that the bottom of the p + well region 4 is in direct contact with the n-base region 2. The structure of the other parts is substantially the same as that of the embodiment shown in FIGS. 1 and 2 including the impurity concentration distribution of the n-well region 13. In this embodiment, holes that have caused conductivity modulation in the n base region 2 act so as to be absorbed in the p + well region 4, so that the flow of holes into the p base region 5 is further reduced, and the latch is performed. Up withstand capability is further improved. In each of the above embodiments, the n-channel conductivity modulation type is used.
Although a MOSFET has been described, the present invention can be similarly applied to a p-channel conductivity modulation type MOSFET. At this time, the high concentration region becomes a cathode. [Effect of the Invention] As described above, the conductivity modulation type MOSF according to the present invention
According to the ET, while a positive voltage of a required value is applied to the high concentration region of the first conductivity type, when a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode, the modulation region of the second conductivity type is applied to the modulation region of the second conductivity type. A small number of carriers are injected from the high-concentration region of one conductivity type, and the conductivity modulation is sufficiently generated in the modulation region, and the conductivity modulation type MO is formed.
The on-resistance of the SFET is reduced. Further, the minority carrier that has caused the conductivity modulation in the modulation region of the second conductivity type has an impurity concentration distribution formed in the well region of the second conductivity type and gradually becoming lower in concentration from the surface side, By acting in the direction of pushing back the minority carriers that are going to diffuse from the modulation region due to the impurity concentration distribution, the diffusion is suppressed by the electric field that suppresses the diffusion of the minority carriers. Will be blocked. Therefore, the parasitic thyristor conventionally formed is not formed, and as a result, the occurrence of the latch-up phenomenon is prevented. Furthermore, since the latch-up withstand capability is improved without introducing a lifetime killer into the substrate, variations in the gate threshold voltage in device manufacture are suppressed, and a very excellent effect of improving the yield is achieved.
【図面の簡単な説明】
第１図はこの発明に係る電導度変調形MOSFETの一実施例
を示す縦断面図、第２図は同上一実施例におけるｎウェ
ル領域の部分を含む表面からの距離に対する不純物濃度
分布を示す分布特性図、第３図はこの発明の他の実施例
を示す縦断面図、第４図は従来の電導度変調形MOSFETを
示す縦断面図、第５図は同上従来例における寄生トラン
ジスタを含む等価回路を示す回路図である。
1:p+アノード領域（高濃度領域）、
2:nベース領域、
３、13:nウェル領域、
5:pベース領域、
6:n+ソース領域、
7:チャネル、
8:ゲート酸化膜（絶縁膜）、
9:ゲート電極、
14:ソース電極、
15:アノード電極。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a longitudinal sectional view showing an embodiment of a conductivity modulation type MOSFET according to the present invention, and FIG. 2 is a distance from a surface including a portion of an n-well region in the embodiment of the present invention. FIG. 3 is a longitudinal sectional view showing another embodiment of the present invention, FIG. 4 is a longitudinal sectional view showing a conventional conductivity modulation type MOSFET, and FIG. It is a circuit diagram showing an equivalent circuit including a parasitic transistor in an example. 1: p + anode region (high concentration region), 2: n base region, 3, 13: n well region, 5: p base region, 6: n + source region, 7: channel, 8: gate oxide film (insulating Film), 9: gate electrode, 14: source electrode, 15: anode electrode.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−153163（ＪＰ，Ａ) 特開 昭57−42164（ＪＰ，Ａ) 特開 昭61−191071（ＪＰ，Ａ) 特開 昭61−13667（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of front page (56) References JP-A-60-153163 (JP, A) JP-A-57-42164 (JP, A) JP-A-61-191071 (JP, A) JP-A-61-13667 (JP, A)
Claims (1)
リヤ注入により電導度が変調される第２導電形の変調領
域と、 該変調領域上に形成され、表面側から漸次低濃度となる
不純物濃度分布を有し、該不純物濃度分布により前記変
調領域から拡散しようとする少数キャリヤを押し戻す方
向に作用することで該少数キャリヤの拡散を抑制する電
界が形成され、実質的にドレインとして作用する第２導
電形のウェル領域と、 該ウェル領域の表面側に形成された第１導電形のベース
領域と、 該ベース領域の表面側に形成された第２導電形のソース
領域と、 該ソース領域と前記ウェル領域との間の前記ベース領域
上にゲート絶縁膜を介して設けられ当該ベース領域にチ
ャネルを誘起させるゲート電極と、 を有することを特徴とする電導度変調形MOSFET。(57) [Claims] A high-concentration region of the first conductivity type, a modulation region of the second conductivity type formed on the high-concentration region and whose conductivity is modulated from the high-concentration region by injection of minority carriers, and formed on the modulation region; It has an impurity concentration distribution that becomes gradually lower from the surface side, and acts in a direction to push back minority carriers to be diffused from the modulation region by the impurity concentration distribution, thereby forming an electric field that suppresses the diffusion of the minority carriers. A second conductivity type well region substantially acting as a drain; a first conductivity type base region formed on the surface side of the well region; and a second conductivity type formed on the surface side of the base region. And a gate electrode provided on the base region between the source region and the well region via a gate insulating film to induce a channel in the base region. Conductivity modulation type MOSFET, wherein.
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