JPS6314520A - Frequency divider - Google Patents
Frequency dividerInfo
- Publication number
- JPS6314520A JPS6314520A JP15905886A JP15905886A JPS6314520A JP S6314520 A JPS6314520 A JP S6314520A JP 15905886 A JP15905886 A JP 15905886A JP 15905886 A JP15905886 A JP 15905886A JP S6314520 A JPS6314520 A JP S6314520A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- clock
- dff
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 description 10
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 2
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタルの分周装置に関するものである。[Detailed description of the invention] Industrial applications The present invention relates to a digital frequency dividing device.
従来の技術
従来より、ディジタル回路において、任意の分周を行な
える分周装置が重要視されてきた。特に電子楽器に用い
られるディジタル回路では、水晶発振などで得られる高
周波の信号から、可聴音域の楽音発生を制御するための
信号を得るために、任意の分局を行うことかで−きる分
周装置が必要とされてきた。2. Description of the Related Art Conventionally, in digital circuits, emphasis has been placed on frequency dividing devices that can perform arbitrary frequency division. Particularly in digital circuits used in electronic musical instruments, a frequency divider is used that can perform arbitrary branching to obtain a signal for controlling musical tone generation in the audible range from a high-frequency signal obtained by crystal oscillation, etc. has been needed.
以下、図面を参照しながら従来の分周装置につ１ハて説
明する。Hereinafter, one conventional frequency dividing device will be explained with reference to the drawings.
第３図は従来の分周装置を示す。第３図において、１１
はそれ自身の反転出力（以下ＱＢと略す）をデータ入力
（以下りと略す）端子に入力するＤフリップフロップ（
以下ＤＦＦと略す）、１２はＤＦＦｌｌのＱＢと後述の
ＤＦＦ１３の非反転出力（以下Ｑと略す）とを入力とす
るＥＸＯＲ回路、１３はＥＸＯＲ回路１２の出力をＤ端
子への入力とするＤＦＦ、１４はＤＦＦｌｌのＱとＤＦ
Ｆｌ３のＱとを入力とするＡＮＤ回路、１５はＡＮＤ回
路１４の出力と、後述のＤＦＦｌｅのＱを入力とするＥ
ＸＯＲ回路、１ ｅはＥＸＯＲ回路１５の出力をＤ端子
への入力とするＤＦＦ、１７はＡＮＤ回路１４の出力と
ＤＦＦｌｅのＱを入力とするＡＮＤ回路、１８はＡＮＤ
回路１７と後述のＤＦＦ１９のＱを入力とするＥＸＯＲ
回路、１９はＥＸＯＲ回路１８の出力をＤ端子への入力
とするＤＦＦ、２０はＤＦＦｌｌのＱＢとＤＦＦｌ３の
ＱＢとＤＦＦ１６のＱとＤＦＦｌｓのＱとを入力とする
ＮＡＮＤＡＮＤ回路はＮＡＮＤ回路２ｏの出力を入力と
するＤＦＦ、２２はＤＦＦ２１のＱとリセットを入力と
するＡＮＤ回路を示す。ＤＦＦ８゜１０．１３，１６，
１８のクロック入力端子（以下ＣＬＫと略す）には分周
される信号（以下クロのＣＬＲはリセットに、ＤＦＦｌ
ｌ、１３，１６゜１９のＣＬＲはＡＮＤ２２の出力につ
なぐ。FIG. 3 shows a conventional frequency dividing device. In Figure 3, 11
is a D flip-flop (hereinafter referred to as QB) which inputs its own inverted output (hereinafter referred to as QB) to the data input (hereinafter referred to as QB) terminal.
(hereinafter abbreviated as DFF), 12 is an EXOR circuit which receives QB of DFFll and the non-inverted output (hereinafter abbreviated as Q) of DFF13 (described later); 13 is a DFF which inputs the output of EXOR circuit 12 to the D terminal; 14 is Q and DF of DFFll
15 is an AND circuit whose input is the Q of Fl3, and 15 is an E whose input is the output of the AND circuit 14 and the Q of DFFle, which will be described later.
XOR circuit, 1e is a DFF that inputs the output of EXOR circuit 15 to the D terminal, 17 is an AND circuit that inputs the output of AND circuit 14 and Q of DFFle, 18 is AND
EXOR with input of circuit 17 and Q of DFF 19 (described later)
19 is a DFF that inputs the output of the EXOR circuit 18 to the D terminal, and 20 is a NAND circuit that inputs the QB of DFFll, the QB of DFFl3, the Q of DFF16, and the Q of DFFls, which inputs the output of the NAND circuit 2o. The input DFF 22 is an AND circuit that receives the Q of the DFF 21 and the reset. DFF8゜10.13,16,
18 clock input terminals (hereinafter abbreviated as CLK) have frequency-divided signals (hereinafter, CLR in black is for reset, DFFl
The CLRs of l, 13, 16°19 are connected to the output of AND22.
以上のように構成された従来の分周装置について、以下
その動作について説明する。The operation of the conventional frequency dividing device configured as described above will be described below.
まず、リセ・ソト信号をＬ（ロー）にして、ＤＦＦｌｌ
、１３，１６，１９．２１をクリアする。この時、Ｎ
ＡＮＤＡＮＤ回路２力はＨである。そしてリセット信号
がＨになった後の１回目のクロックの立ち上シで、ＤＦ
Ｆ２１のＱがＨになる。このため、ＡＮＤ回路２２の出
力がＨになり、ＤＦＦｌｌ 、１３，１６．１９は、４
ピツトのアップカウントとして動作できるよ）になる。First, set the reset/soto signal to L (low), and
, 13, 16, 19. Clear 21. At this time, N
AND circuit 2 output is H. Then, at the first rising edge of the clock after the reset signal becomes H, the DF
Q of F21 becomes H. Therefore, the output of the AND circuit 22 becomes H, and DFFll, 13, 16.19 becomes 4
(It can work as an up count for Pitt).
２回目のクロックの立ち上りでＤＦＦｌ １のＱがＨに
なる。At the second rising edge of the clock, Q of DFF11 becomes H.
ＤＦＦｌ３（７）ＱはまだＬなので、Ｅ Ｘ ＯＲ回路
１２の出力はＨになる。そして３回目のクロックでＤＦ
ＦｌｌのＱＦｉＬに、ＤＦＦｌ３のＱはＨになる。した
がってＥＸＯＲ回路１２の出力はＨのままであるから、
４回目のクロックの立ち上りでもＤＦＦｌ３のＱはＨで
ある。また、ＤＦＦｌｌのＱがＨになるのでＡＮＤ回路
１４の出力もＨとなる。一方、ＤＦＦ１６０ＱはＬであ
るからＥＸＯＲ回路１６の出力はＨとなる。このため６
回目のクロックの立ち上りでＱＦＦｌ ６のＱはＨにな
る。Since DFF13(7)Q is still at L, the output of the EXOR circuit 12 becomes H. And on the third clock, DF
QFiL of Fll becomes H, and Q of DFFl3 becomes H. Therefore, the output of the EXOR circuit 12 remains at H.
Even at the fourth rising edge of the clock, the Q of DFF13 is H. Furthermore, since the Q of DFFll becomes H, the output of the AND circuit 14 also becomes H. On the other hand, since the DFF 160Q is at L, the output of the EXOR circuit 16 is at H. For this reason 6
At the rising edge of the second clock, Q of QFF16 becomes H.
このようにして、ＤＦＦｌｌ 、１３，１６，１９は４
ビツトアツプカウンタとして動作する。In this way, DFFll, 13, 16, 19 is 4
Operates as a bit up counter.
ところで、ＮＡＮＤ回路２ｏは、カウントが１２になる
と、その出力がＬになる。このＬはカウントが１３にな
るクロックの立ち上りでＤＦＦ２１のＱをＬにする。。By the way, when the count of the NAND circuit 2o reaches 12, its output becomes L. This L sets the Q of the DFF 21 to L at the rising edge of the clock when the count becomes 13. .
このためＡＮＤ回路２２の出力がＬとなり、ＤＦＦｌｌ
、１３，１６，１９にクリアがかかり、カウントは９
、ＮＡＮＤＡＮＤ回路出力はＨにもどる。次のクロック
の立ち上りでＤＦＦ２１のＱ出力はＨにもどるが、ＤＦ
Ｆ２１とＡＮＤ回路２２の遅延のためにＤＦＦｌｌ、１
３゜１６．１９のクリア解除がおくれ、このクロックは
無効となる。そして、次のクロックから再びカウントを
開始する。Therefore, the output of the AND circuit 22 becomes L, and DFFll
, 13, 16, and 19 are cleared, and the count is 9.
, the NANDAND circuit output returns to H. At the next rising edge of the clock, the Q output of DFF21 returns to H, but the DF
DFFll, 1 due to the delay of F21 and AND circuit 22
Clearing of 3°16.19 is delayed and this clock becomes invalid. Then, counting starts again from the next clock.
ここでＤＦＦ２１のＱに着目すると、クロックの１４倍
の周期を持つ信号となっている。以上の動作のタイムチ
ャートを第４図に示す。この図では、各素子の遅延を考
慮している。If we pay attention to the Q of the DFF 21, it is a signal with a period 14 times that of the clock. A time chart of the above operation is shown in FIG. In this figure, the delay of each element is taken into consideration.
この従来例では、１４分周の場合について述べたが、Ｄ
ＦＦｌｌ 、１３，１６．１９のＱ、ＱＢどちらをＮＡ
ＮＤ回路２ｏに入力するかの組み合わせを変えれば、分
局比を変えることができる。In this conventional example, the case of frequency division by 14 was described, but D
FFll, 13, 16.19 Q or QB which is NA?
By changing the combination of inputs to the ND circuit 2o, the division ratio can be changed.
さらに、カウンタのビット数を増せば、更に長い周期の
信号を得ることもできる。Furthermore, by increasing the number of bits in the counter, a signal with an even longer period can be obtained.
発明が解決しようとする問題点
しかしながら、上記のような構成では、高速なりロック
で動作させることができないという問題がある。すなわ
ち、先の例では、クロックの立ち上りから、ＤＦＦｌｓ
のＤの入力が決まるまでに、最モ遅イ場合りＦＦ１個、
ＡＮＤ回路２個、ＥＸＯＲ回路１個の遅延時間の和の時
間がかかる。たとえば、０ＭＯ８のスタンダードセルの
場合では約７６ｎ８となる。従って、先の例では、クロ
ックは１３庫以下でなければ動作しないことになる。さ
らに、カウンタのビット数を増した場合には、クロック
はもっとおそくしていかなければならなへこのため、高
速のクロックでも動作する分局装置の開発が望まれてい
た。Problems to be Solved by the Invention However, the above configuration has a problem in that it cannot be operated at high speed or with lock. That is, in the previous example, from the rising edge of the clock, DFFls
Until the input of D is determined, if the slowest mode is input, one FF is required.
The time required is the sum of the delay times of two AND circuits and one EXOR circuit. For example, in the case of a standard cell of 0MO8, it is approximately 76n8. Therefore, in the previous example, the clock will not operate unless it is 13 or less. Furthermore, if the number of bits in the counter is increased, the clock must be made slower, so there has been a desire to develop a branch station that can operate even with a high-speed clock.
本発明は上記問題点に鑑み、高速のクロックで任意の分
周ができる分周装置を提供するものである。In view of the above problems, the present invention provides a frequency dividing device that can perform arbitrary frequency division using a high-speed clock.
問題点を解決するための手段
この目的を達成するために、本発明の分周装置は、２人
力のＡＮＤ回路と、前記ＡＮＤ回路の出力がデータ入力
端子に入力され、クリア端子にリセット信号が入力され
、クロック端子に分周される信号が入力されたＤＦＦと
を１組とし、ＡＮＤ回路の一方の入力をＨとし、もう一
方の入力をＤＦＦのＤとみなして、これらＮ組とＥＸＮ
ＯＲ回路とで周期（２Ｎ−１）のＭ系列を発生するＭ系
列発生器と、所望の分周比によって各ＤＦＦのＱまたは
ＱＢ比出力入力とし、出力が各ＡＮＤ回路のもう一方の
入力端子に入力されるＮ入力のＮＡＮ Ｄ回路とで構成
されている。なお、各ＤＦＦのＰＲＥは常にＨにＣＬＲ
はリセットに、ＣＬＫはクロックに接続されている。Means for Solving the Problems In order to achieve this object, the frequency dividing device of the present invention includes a two-man power AND circuit, the output of the AND circuit is input to a data input terminal, and a reset signal is input to a clear terminal. The input DFF and the DFF to which the signal to be frequency divided is input to the clock terminal are considered to be one set, and one input of the AND circuit is assumed to be H, and the other input is considered to be D of the DFF, and these N sets and EXN
An M-sequence generator that generates an M-sequence of period (2N-1) with an OR circuit, and a Q or QB ratio output input of each DFF depending on the desired frequency division ratio, and the output is the other input terminal of each AND circuit. It consists of a NAND circuit with N inputs. In addition, PRE of each DFF is always set to H with CLR.
is connected to reset and CLK is connected to clock.
作 用
この構成により、Ｍ系列発生器は、リセットされて各Ｄ
ＦＦのＱがＬになった後、クロックの立ち上りでＭ系列
を発生してゆく。そして、各ＤＦＦの出力によりＮＡＮ
ＤＡＮＤ回路がＬになると次のクロックで、全てのＤＦ
ＦのＱは再びＬになる。Operation With this configuration, the M-sequence generator is reset to
After the Q of the FF becomes L, the M sequence is generated at the rising edge of the clock. Then, by the output of each DFF, NAN
When the DAND circuit becomes L, all DFs
The Q of F becomes L again.
したがってＮＡＮＤＡＮＤ回路は、全てのＤＦＦのＱが
Ｌになるのに要するクロック数のうち１クロック分だけ
Ｌになるから、分周出力となる。Therefore, the NANDAND circuit becomes L for only one clock out of the number of clocks required for the Q of all DFFs to become L, so it becomes a frequency-divided output.
ＮＡＮＤＡＮＤ回路の組み合わせにより、２〜（２Ｎ−
１）の任意の分周を行うことができる。ただしこの分周
器に入力するクロックはＤＦＦ、ＮＡＮＤＡＮＤ回路Ｄ
回路各１個の遅延時間の和よりも長い周期であることが
必要である。By combining NANDAND circuits, 2~(2N-
1) can be arbitrarily divided. However, the clock input to this frequency divider is DFF, NANDAND circuit D
It is necessary that the period be longer than the sum of the delay times of each circuit.
実施例
以下本発明の一実施例について図面を参照しながら説明
する。本実施例は１４分周の場合について説明する。EXAMPLE An example of the present invention will be described below with reference to the drawings. In this embodiment, a case of frequency division by 14 will be explained.
第１図は本発明の一実施例における分周装置を示す。第
１図において、１は後述のＮＡＮＤ回路１ｏの出力、Ｅ
ＸＮＯＲ回路の出力を入力とするＡＮＤ回路、２はＡＮ
Ｄ回路１の出力をＤ端子に入力するＤＦＦ、３はＤＦＦ
２のＱ （！：ＮＡＮＤ回路１ｏの出力を入力とするＡ
ＮＤ回路、４はＡＮＤ回路３の出力を入力とするＤＦＦ
、６はＤＦＦ３のＱとＮＡＮＤ回路１ｏの出力とを入力
とするＡＮＤ回路、ｅはＡＮＤ回路６の出力を入力とす
るＤＦＦ、７はＤ Ｆ Ｆ ｅｌ）ＱとＮＡＮＤＡＮＤ
回路１力を入力とするＡＮＤ回路、８はＡＮＤ回路７の
出力を入力とするＤＦＦ、９はＤＦＦｓのＱとＤＦＦ８
のＱとを入力とするＥＸＮＯＲ回路、１ｏはＤＦＦ２の
ＱＢとＤＦＦ４のＱＢとＤＦＦ６のＱとＤＦＦ８のＱＢ
とを入力とするＮＡＮＤＡＮＤ回路。なお、４個のＤＦ
ＦのＰＲＥ端子はＨ（ハイ）レベルに固定され、ＣＬＫ
はクロックに、ＣＬＲはリセットに接続されている。FIG. 1 shows a frequency dividing device in one embodiment of the present invention. In FIG. 1, 1 is the output of a NAND circuit 1o, which will be described later, and E
AND circuit that takes the output of the XNOR circuit as input, 2 is AN
DFF inputs the output of D circuit 1 to D terminal, 3 is DFF
Q of 2 (!: A whose input is the output of the NAND circuit 1o
ND circuit, 4 is a DFF whose input is the output of AND circuit 3
, 6 is an AND circuit whose input is the Q of DFF3 and the output of the NAND circuit 1o, e is a DFF whose input is the output of the AND circuit 6, and 7 is a DFF el) Q and NANDAND.
AND circuit that takes the output of circuit 1 as input, 8 is a DFF that takes the output of AND circuit 7 as input, 9 is Q of DFFs and DFF8
EXNOR circuit whose input is Q of DFF2, QB of DFF4, Q of DFF6, and QB of DFF8.
NAND AND circuit with input. In addition, 4 DF
The PRE terminal of F is fixed at H (high) level, and the CLK
is connected to the clock and CLR is connected to the reset.
以上のように構成された分局装置について、以下その動
作について説明する。The operation of the branch station device configured as described above will be explained below.
まず、リセットをＬ（ロー）レベルにすると、全てのＤ
ＦＦのＱＦｉＬになる。この時ＮＡＮＤＡＮＤ回路出力
はＨである。またＥＸＮＯＲ回路９の出力もＨなので、
ＤＦＦ２のＤはＨである。一方４個のＤＦＦのＱはＬに
なっているから、ＤＦＦ４．６．８のＤはＬになってい
る。リセットがＨになった後の１回目のクロックの立ち
上りで、各ＤＦＦはＤの値をＱに出力する。同様にして
、各クロックの立ち上りごとに各ＤＦＦのＱ、ＱＢが変
わってゆく。ＤＦＦのＱのＨを”１ ”、Ｌを１０″と
し、ＤＦ Ｆ２を下位として、４つのＤＦＦの出力をカ
ウントとして１０進数で表わすと、次のように変化する
。First, when the reset is set to L (low) level, all D
Become QFiL of FF. At this time, the NAND AND circuit output is H. Also, since the output of EXNOR circuit 9 is also H,
D of DFF2 is H. On the other hand, since Q of four DFFs is L, D of DFF4.6.8 is L. At the first rising edge of the clock after the reset becomes H, each DFF outputs the value of D to Q. Similarly, Q and QB of each DFF change at each rising edge of each clock. If the H of Q of the DFF is "1", the L is 10", and DF F2 is the lower order, and the outputs of the four DFFs are expressed as counts in decimal notation, the changes will be as follows.
「ｏ、１，３，７，１４，１３，１１．６，１２，９，
２゜５．１０，４，０，１ 、・・・・・・」ここで、
Ｍ系列ならば、“４″の次は“８″になるはずであるが
”４″の時にＮＡＮＤＡＮＤ回路１力がＬとなるため、
４個のＤＦＦのＤはＬとなる。したがって、次のクロッ
クでカウントＩｔｆ”ｏ”になる。ここでＮＡＮＤ回路
１ｏの出力に着目すれば、クロックの１４倍の周期にな
っていることがわかる。"o, 1, 3, 7, 14, 13, 11.6, 12, 9,
2゜5.10,4,0,1,...''Here,
If it is an M series, the next one after "4" should be "8", but when it is "4", the NAND AND circuit 1 output becomes L, so
D of the four DFFs becomes L. Therefore, the count becomes "o" at the next clock. If we pay attention to the output of the NAND circuit 1o, we can see that the period is 14 times that of the clock.
ところで、この分周装置で、ＤＦＦのＤの入力が決定す
るのに要する最大の時間は、ＤＦＦ。By the way, in this frequency dividing device, the maximum time required to determine the D input of the DFF is the DFF.
ＮＡＮＤＡＮＤ回路Ｄ回路各１＋’！ｉ！ｉｔの遅延時
間の和である。たとえば、０ＭＯ３のスターダートセル
で構成する場合には、クロックの周期が５ｏｎｓ以上あ
れば動作できる。NAND AND circuit D circuit each 1+'! i! It is the sum of the delay times of it. For example, when configured with 0MO3 star-dart cells, it can operate as long as the clock cycle is 5 ounces or more.
以上のように本実施例によれば、Ｍ系列発生器をカウン
タとして利用することで、高速動作を可能にする。さら
に、本実施例は、従来例にくらべて少ない部品で実現で
きる。As described above, according to this embodiment, high-speed operation is possible by using the M-sequence generator as a counter. Furthermore, this embodiment can be realized with fewer parts than the conventional example.
なお、本実施例ではＮＡＮＤ回路１ｏがカウント４でＬ
を出力するように入力を設定したが、これを変えること
で、分周比を変えられる。また、ＮＡＮＤ回路１ｏがＬ
を出力している時、ＱがＬであるＤＦＦの後のＡＮＤ回
路は省略でき、部品数をさらにへらすことができる。た
とえば、本実施例ではＡＮＤ回路１．３．７は省略でき
る。さらに、長に周期の信号をつくるために、段数を増
しても動作可能なりロックは一定である。すなわち、段
数が多い場合には、従来例に比べかなり高速のクロック
で動作させることができる。Note that in this embodiment, the NAND circuit 1o goes low at count 4.
We have set the input to output , but by changing this we can change the frequency division ratio. Also, the NAND circuit 1o is L
, the AND circuit after the DFF whose Q is L can be omitted, further reducing the number of components. For example, in this embodiment, AND circuits 1.3.7 can be omitted. Furthermore, in order to create a signal with a long period, even if the number of stages is increased, operation is possible and the lock remains constant. That is, when the number of stages is large, it is possible to operate with a considerably faster clock than in the conventional example.
発明の効果
本発明は、Ｍ系列発生器を用いることで、高速のクロッ
クで動作でき、さらに部品数を減らすことができるとい
う効果を得ることのできる優れた分局装置を実現できる
ものである。Effects of the Invention According to the present invention, by using an M-sequence generator, it is possible to realize an excellent branching station device that can operate with a high-speed clock and can further reduce the number of parts.
第１図は本発明の一実施例における分周装置の回路ブロ
ック図、第２図は第１図の各部の動作を示すタイミング
チャート、第３図は従来の分周装置の回路ブロック図、
第４図は第３図の各部の動作を示すタイミングチャート
である。
１．３，５，７，１４，１７．２２・・・・・・ＡＮＤ
回路、２．４，６，８，１１．１３，１６，１９．２１
・・・・・・Ｄフリップフロップ（ＤＦＦ）、９・・・
・・・ＥＸＮＯＲ回路、１ｏ 、２０・・−・−ＮＡＮ
ＤＡＮＤ回路、１５゜１８・・・・・・ＥＸＯＲ回路。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｈ
”ε
−，１−！ニーｈｙ−Ｊ乏ｚｏ
（。FIG. 1 is a circuit block diagram of a frequency dividing device according to an embodiment of the present invention, FIG. 2 is a timing chart showing the operation of each part in FIG. 1, and FIG. 3 is a circuit block diagram of a conventional frequency dividing device.
FIG. 4 is a timing chart showing the operation of each part in FIG. 3. 1.3, 5, 7, 14, 17.22...AND
Circuit, 2.4, 6, 8, 11.13, 16, 19.21
...D flip-flop (DFF), 9...
...EXNOR circuit, 1o, 20...--NAN
DAND circuit, 15°18...EXOR circuit. Name of agent: Patent attorney Toshio Nakao and 1 other person
”ε
-,1-! knee hy-J poor zo
(.
Claims (1)
出力がデータ入力端子に入力され、クリア端子にリセッ
ト信号が入力され、クロック端子に分周される信号が入
力されたＤフリップフロップとを１組とし、前記ＡＮＤ
回路の一方の入力端子をＤフリップフロップのデータ入
力端子とみなしてこれらＮ組と、ＥＸＮＯＲ回路とで構
成された周期（２＾Ｎ−１）のＭ系列（ｍａｘｉｍｕ−
ｌｅｎｇｔｈｌｉｎｅａｒ ｓｈｉｆｔ ｒｅｇｉｓｔ
ｅｒ ｓｅｑｕｅｎｃｅ）発生器と、所望の分周比によ
って、前記Ｎ個のＤフリップフロップのそれぞれの非反
転出力または反転出力のどちらか一方の出力が入力され
、出力が前記ＡＮＤ回路のもう一方の入力端子に入力さ
れるＮ入力のＮＡＮＤ回路とで構成され、前記ＮＡＮＤ
回路の出力を分周出力とする分周装置。An AND circuit having two input terminals, and a D flip-flop in which the output of the AND circuit is inputted to a data input terminal, a reset signal is inputted to a clear terminal, and a signal to be frequency divided is inputted to a clock terminal. and the above AND
One input terminal of the circuit is regarded as the data input terminal of a D flip-flop, and an M series (maximu-
length linear shift register
er sequence) generator and a desired frequency division ratio, either the non-inverting output or the inverting output of each of the N D flip-flops is input, and the output is input to the other input of the AND circuit. and a NAND circuit with N inputs input to the terminal.
A frequency dividing device that divides the output of a circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15905886A JPS6314520A (en) | 1986-07-07 | 1986-07-07 | Frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15905886A JPS6314520A (en) | 1986-07-07 | 1986-07-07 | Frequency divider |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6314520A true JPS6314520A (en) | 1988-01-21 |
Family
ID=15685299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15905886A Pending JPS6314520A (en) | 1986-07-07 | 1986-07-07 | Frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6314520A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345109A (en) * | 1993-03-30 | 1994-09-06 | Intel Corporation | Programmable clock circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5611250A (en) * | 1979-07-09 | 1981-02-04 | Daicel Ltd | Packing material |
-
1986
- 1986-07-07 JP JP15905886A patent/JPS6314520A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5611250A (en) * | 1979-07-09 | 1981-02-04 | Daicel Ltd | Packing material |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345109A (en) * | 1993-03-30 | 1994-09-06 | Intel Corporation | Programmable clock circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6914460B1 (en) | Counter-based clock doubler circuits and methods | |
| JP4357692B2 (en) | Non-integer frequency divider | |
| US7236557B1 (en) | Counter-based clock multiplier circuits and methods | |
| JPS59229634A (en) | Programmable timing system | |
| KR20070114304A (en) | Multiple reference clock synthesizer | |
| EP1900098B1 (en) | Multi-phase frequency divider | |
| JP2002344308A (en) | Odd number frequency divider and 90 degree phaser shifter using the same | |
| US6108393A (en) | Enhanced prescaler phase interface | |
| JPS6314520A (en) | Frequency divider | |
| JPS60136422A (en) | Variable frequency dividing circuit | |
| JP3649874B2 (en) | Frequency divider circuit | |
| US4815114A (en) | Elementary binary counter, synchronous binary counter and frequency divider in which said elementary counter is employed | |
| KR200164990Y1 (en) | 50% duty odd frequency demultiplier | |
| CN109672442B (en) | Programmable ultra-high speed advanced digital frequency divider | |
| JP2000232346A (en) | Pulse width modulation waveform generation circuit | |
| JPH0237822A (en) | Frequency dividing circuit | |
| JPS61230427A (en) | 2/(2n+1) frequency division circuit | |
| JP2689539B2 (en) | Divider | |
| JP2927096B2 (en) | Variable frequency oscillation circuit | |
| JP2794950B2 (en) | Integrator circuit | |
| JPH0770996B2 (en) | Method and apparatus for converting a write clock with a gear to a read clock without a gear. | |
| JPS6379420A (en) | Odd number frequency divider | |
| KR910003755Y1 (en) | Progamable frequency dividing circuit | |
| JPS62227220A (en) | Frequency division circuit | |
| JPH0884069A (en) | Variable frequency divider |