JPS61230427A - 2/(2n+1) frequency division circuit - Google Patents
2/(2n+1) frequency division circuitInfo
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- JPS61230427A JPS61230427A JP7026185A JP7026185A JPS61230427A JP S61230427 A JPS61230427 A JP S61230427A JP 7026185 A JP7026185 A JP 7026185A JP 7026185 A JP7026185 A JP 7026185A JP S61230427 A JPS61230427 A JP S61230427A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は分周回路、更に詳しくは２／（２ｎ＋１ ）分
周回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a frequency divider circuit, and more particularly to a 2/(2n+1) frequency divider circuit.
従来の技術
従来入力パルスの周波数を２７（２ｎ＋１ ）の周波数
に分周する回路として、全デジタル式で簡単なものがな
かった。2. Description of the Related Art Conventionally, there has been no simple, all-digital circuit for dividing the frequency of an input pulse into a frequency of 27 (2n+1).
発明が解決しようとする問題点
本発明は、全デジタル式の簡単な２／（２ｎ＋１ ）分
周回路を提供する事を目的とする。Problems to be Solved by the Invention It is an object of the present invention to provide a simple all-digital 2/(2n+1) frequency divider circuit.
問題点を解決するための手段
本願の第１の発明は、デユーティが略々１：１０入カパ
ルスを、周波数が１７（２ｎ＋１ ）でデユーティが１
：２ｎのパルスに分周する１／（２ｎ＋１ ）分周回路
と、このｊ／（２ｎ＋１）分周回路の出力を前記入力パ
ルスの正、負いずれかのリーディングエツジで前記入力
パルスのｎクロック分だけシフトさせる第１のシフトレ
ジスタと、この第１のシフトレジスタとは逆極性のリー
ディングエツジで前記入力パルスの１クロック分だけシ
フトさせる第２のシフトレジスタと、この第２のシフト
レジスタの出力と前記１／（２ｎ＋１ ）分周回路の出
力との論理積を得る回路とを備えた全ディジタル式の２
７（２ｎ＋１ ）分周回路である。Means for Solving the Problems The first invention of the present application provides an input pulse with a duty of approximately 1:10, a frequency of 17(2n+1) and a duty of 1.
: A 1/(2n+1) frequency divider circuit that divides the frequency into 2n pulses, and the output of this j/(2n+1) frequency divider circuit is divided into n clocks of the input pulse at either the positive or negative leading edge of the input pulse. a first shift register that shifts the input pulse by one clock with a leading edge of opposite polarity to that of the first shift register; and an output of the second shift register. 2, an all-digital type, comprising a circuit for obtaining an AND with the output of the 1/(2n+1) frequency dividing circuit;
This is a 7(2n+1) frequency divider circuit.
本願の第２の発明は、デユーティが１：１の入力パルス
を、周波数が１／（２ｎ＋１）で高レベル期間と低レベ
ル期間の比が１：２ｎのパルスに分周する１／（２ｎ−
）−１）分周回路と、この１／（２ｎ＋１）分周回路の
出力を前記入力パルスのｎ周期の期間だけ遅延させるシ
フトレジスタと、このシフトレジスタの出力と前記入力
パルスを反転させたパルスとの論理積を得る第１のＡＮ
Ｄ回路と、前記１／（２ｍ＋１ ）分周回路出力と前記
入力パルスとの論理積を得る第２のＡＮＤ回路と、前記
第１．第２のＡＮＤ回路の出力の論理和を得るＯＲ回路
とを備えた全ディジタル式の２７（２ｎ＋１）分周回路
である。The second invention of the present application divides an input pulse with a duty of 1:1 into pulses with a frequency of 1/(2n+1) and a ratio of high level period to low level period of 1:2n.
)-1) A frequency divider circuit, a shift register that delays the output of this 1/(2n+1) frequency divider circuit by a period of n cycles of the input pulse, and a pulse that is an inversion of the output of this shift register and the input pulse. The first AN to obtain the AND with
D circuit, a second AND circuit that obtains the logical product of the output of the 1/(2m+1) frequency dividing circuit and the input pulse, and the first .D circuit. This is an all-digital 27(2n+1) frequency divider circuit including an OR circuit that obtains the logical sum of the output of the second AND circuit.
作 用
本発明は前記した構成により、デユーティが略々１：１
の入力パルスよｈ 、２／（２ｎ＋１ ）に分周したパ
ルスを得ることができる。Effect: Due to the above-described configuration, the present invention has a duty ratio of approximately 1:1.
A pulse whose frequency is divided by h, 2/(2n+1) can be obtained from the input pulse of h.
実施例
以下、図面により本発明の詳細な説明する０２／（２ｎ
＋１ ）分周回路のうち、ｎ ＝ １とした２／３分周
回路で説明を行なう。Examples 02/(2n
+1) Of the frequency divider circuits, a 2/3 frequency divider circuit with n=1 will be explained.
第１図は本願筒１の発明の第１の実施例を示す図であっ
て、第２図に示す波形図と共に動作を説明する。FIG. 1 is a diagram showing a first embodiment of the invention of the cylinder 1 of the present invention, and the operation will be explained with reference to the waveform diagram shown in FIG. 2.
第１図において、１は入力端子であって、第２図ａに示
すようなデユーティが略々１：１のパルスが加えられる
。２は一般の１／／３分周回路であって、加えられたパ
ルスの周波数を１／３に分周して、第２図すに示すよう
な高レベル期間と低レベル期間の比が２：１のパルスが
出力される。そしてこのパルスは第１のシフトレジスタ
３のデータＤ端子に加えられ、クロックＧＫ端子に加え
られている入力パルスａの正のリーディングエツジでト
リガされて、出力端子Ｑに、第２図Ｃに示すような１／
３分周回路２の出力信号を、端子１に加えられた入力パ
ルスの１周期分だけシフトさせた信号波形が得られる。In FIG. 1, reference numeral 1 denotes an input terminal, to which pulses with a duty ratio of approximately 1:1 as shown in FIG. 2a are applied. 2 is a general 1//3 frequency divider circuit, which divides the frequency of the applied pulse by 1/3 so that the ratio of the high level period to the low level period is 2 as shown in Figure 2. :1 pulse is output. This pulse is then applied to the data D terminal of the first shift register 3, triggered by the positive leading edge of the input pulse a applied to the clock GK terminal, and output to the output terminal Q as shown in FIG. 2C. Like 1/
A signal waveform is obtained by shifting the output signal of the frequency divider 2 by one cycle of the input pulse applied to the terminal 1.
なお、一般の２／（２ｎ＋１ ）分周回路の場合には、
この第１のシフトレジスタ３は、１／（２ｎ＋１）分周
回路の出力信号を、端子１に加えられた入力パルスのｎ
周期分だけシフトするように構成すれば良い。In addition, in the case of a general 2/(2n+1) frequency divider circuit,
This first shift register 3 converts the output signal of the 1/(2n+1) frequency dividing circuit into n of the input pulse applied to the terminal 1.
It may be configured to shift by a period.
この信号波形（第２図Ｃ）は、第２のシフトレジスタ４
のデータ端子りに加えられ、クロックＣＫ端子に加えら
れている入力パルスａの負のリーディングエツジでトリ
ガされて、出力端子Ｑに、第２図ｄに示すような信号波
形が得られる０そして１Ａ分周回路２の出力（第２図ｂ
）と第２のシフトレジスタへの出力（第２図ｄ）とが、
ＡＮＤ回路６で、論理積がとられて、その出力端子６に
第２図ｅに示すような出力パルスが得られる。この出力
パルスは、入力端子１に加えられた入力パルスの３周期
（例えば第２図ｔ２〜ｔ８の期間）の期間に、２周期の
パルスが存在し、第１図に示した回路は２／（分周回路
を構成している事となる。This signal waveform (FIG. 2C) is transmitted to the second shift register 4.
0 and 1A, which is triggered by the negative leading edge of the input pulse a applied to the clock CK terminal, resulting in a signal waveform at the output terminal Q as shown in Figure 2d. Output of frequency divider circuit 2 (Fig. 2b
) and the output to the second shift register (Fig. 2 d) are
An AND circuit 6 performs a logical product, and an output pulse as shown in FIG. 2e is obtained at its output terminal 6. This output pulse has two periods of pulses in three periods (for example, the period from t2 to t8 in FIG. 2) of the input pulse applied to the input terminal 1, and the circuit shown in FIG. (This constitutes a frequency dividing circuit.
第３図は、本発明の第２の実施例を示す図であって、第
１図との差は、１／３分周回路の出力波形のデユーティ
比（高レベル期間と低レベル期間との比）が１：２にな
っている点にある。第４図の波形図を用いて動作を説明
する。入力端子１に加えられた第４図ａに示す入力パル
スは、１／１分周回路７で分周され第４図すに示すよう
なパルス波形が得られる。このパルス波形は、第１図に
示した第１の実施例と同様に、第１．第２のシフトレジ
スタ８．９で波形が入力パルス（第４図ａの波形）の正
及び負のリーディングエツジをクロックとして遅延され
、第４図ｄに示すパルスが第２のシフトレジスタ９出力
として得られる。このシフトレジスタ９の出力パルス（
第４図ｄ）と１／３分周回路の出力パルス（第４図ｂ）
とはＯＲ回路１゜で論理和がとられて、出力端子６に第
４図ｅに示すような入力パルスの周波数を２Ａに分周し
た出力パルスが得られる。つまり、出力端子６に得られ
る出力パルスは、入力端子１に加えられた入力パル２の
３周期（例えば、第４図’１２〜”１８の期間）の期間
に、２周期分のパルスが存在し、第３図に示した回路も
Ｖ３分周回路を構成している。FIG. 3 is a diagram showing a second embodiment of the present invention, and the difference from FIG. The ratio) is 1:2. The operation will be explained using the waveform diagram in FIG. The input pulse shown in FIG. 4A applied to the input terminal 1 is frequency-divided by the 1/1 frequency dividing circuit 7 to obtain a pulse waveform as shown in FIG. 4S. This pulse waveform is similar to the first embodiment shown in FIG. In the second shift register 8.9, the waveform is delayed using the positive and negative leading edges of the input pulse (waveform in FIG. 4a) as a clock, and the pulse shown in FIG. 4d is output as the output of the second shift register 9. can get. The output pulse of this shift register 9 (
Figure 4 d) and the output pulse of the 1/3 frequency divider circuit (Figure 4 b)
are logically summed by an OR circuit 1°, and an output pulse obtained by dividing the frequency of the input pulse into 2A as shown in FIG. 4e is obtained at the output terminal 6. In other words, the output pulse obtained at the output terminal 6 includes two cycles of pulses in the three cycles of the input pulse 2 applied to the input terminal 1 (for example, the period from '12 to '18 in FIG. 4). However, the circuit shown in FIG. 3 also constitutes a V3 frequency dividing circuit.
なお、以上の実施例に示した１／３分周回路は一般的な
１Ａ分周回路であって、多くのディジタル回路に関する
文献に記載されているのでその構成・説明等は省略する
。Note that the 1/3 frequency divider circuit shown in the above embodiment is a general 1A frequency divider circuit, and is described in many documents related to digital circuits, so its configuration and explanation will be omitted.
第６図は本発明の他の実施例を示す図であって、第１図
、第３図に示した実施例との差は、第１図。FIG. 6 is a diagram showing another embodiment of the present invention, and the difference from the embodiment shown in FIGS. 1 and 3 is that in FIG.
第３図の第１のシフトレジスタ３または８を、１／３分
周回路を構成するフリップフロップと兼用して、構成を
簡単にしたものである。The first shift register 3 or 8 shown in FIG. 3 is also used as a flip-flop forming a 1/3 frequency dividing circuit, thereby simplifying the structure.
入力端子１に加えられた第６図ａに示す入力パルスは、
クロックの正のリーディングエツジで動作する第１．第
２のフリップフロップ１１，１２とＮＡＮＤ回路１３で
構成された１／３分周回路（なおこの１／３分周回路は
衆知の回路であるので詳しい動作説明は略する。）で１
Ａの周波数に分周されて、第１のフリップフロップ１１
、及び第２のフリップフロップ１２の出力端子Ｑには、
それぞれ第６図す、ａに示すようなパルスが得られる０
そして、第２の７リツプフロツプ１２の出力波形（第６
図Ｃ）は、入力パルス（第６図ａ）の負のリーディング
エツジをクロックとする第２のシフトレジスタ１４でパ
ルス遅延されて、第６図ｅに示スパルスが第２のシフト
レジスタ１４の出力端子に得られる。そして、第１の７
リツプフロツプ１１の出力パルス（第６図ｂ）と、第２
のシフトレジスタ１４の出力パルス（第６図８）は、Ａ
ＮＤ回路１６で論理積がとられ、その出力端子６には第
６図に示すように、入力パルスの周波数が２Ａに分周さ
れた出力パルスが得られ、第６図に示す簡単な回路で２
／３分周回路を構成する事ができる。The input pulse shown in FIG. 6a applied to input terminal 1 is
The first one operates on the positive leading edge of the clock. A 1/3 frequency divider circuit composed of second flip-flops 11 and 12 and a NAND circuit 13 (this 1/3 frequency divider circuit is a well-known circuit, so a detailed explanation of its operation will be omitted).
A, the first flip-flop 11
, and the output terminal Q of the second flip-flop 12,
The pulses shown in Figures 6 and a are obtained.
Then, the output waveform of the second 7-lip-flop 12 (sixth
Figure C) is pulse delayed in a second shift register 14 clocked by the negative leading edge of the input pulse (Figure 6a), so that the pulse shown in Figure 6e is output from the second shift register 14. obtained at the terminal. And the first 7
The output pulse of the lip-flop 11 (FIG. 6b) and the second
The output pulse of the shift register 14 (FIG. 6, 8) is A
An AND is performed in the ND circuit 16, and an output pulse in which the frequency of the input pulse is divided into 2A is obtained at the output terminal 6 as shown in FIG. 6.The simple circuit shown in FIG. 2
/3 frequency divider circuit can be configured.
なお以上の説明では２／（２ｎ＋１ ）分周回路のｎ＝
１とした２／３分周回路について説明したが、一般の２
／（２ｎ＋１ ）分周回路を構成するには、第１図。In addition, in the above explanation, n= of the 2/(2n+1) frequency dividing circuit
Although we have explained a 2/3 frequency divider circuit with a frequency of 1,
/(2n+1) frequency dividing circuit is constructed as shown in FIG.
第３図の各実施例で、１Ａ分周回路２．７を１／（（２
ｎ＋１）分周回路１２．第１のシフトレジスタ３゜８、
を、１／（２ｎ＋１）分周回路の出力信号を入力端子１
に加えられる入力パルスのｎ周期の期間だけシフトする
シフトレジスタとすることＫより達成される。In each embodiment shown in FIG. 3, the 1A frequency dividing circuit 2.7 is 1/((2
n+1) frequency divider circuit 12. first shift register 3°8,
, the output signal of the 1/(2n+1) frequency dividing circuit is input to input terminal 1.
This is achieved by forming a shift register K that shifts by a period of n periods of input pulses applied to K.
そして、この第１のシフトレジスタ（ｎ周期シフト用）
を、１／（２ｎ＋１）分周回路を構成するシフトレジス
タと兼用する構成とすることにより、第６図の第３の実
施例も一般の２／（２ｎ＋１）分周回路に拡張できるこ
とも明らかである。And this first shift register (for n period shift)
It is also clear that the third embodiment shown in FIG. 6 can also be extended to a general 2/(2n+1) frequency dividing circuit by configuring it to also be used as a shift register constituting the 1/(2n+1) frequency dividing circuit. be.
次に本願の第２の発明について説明する。第１の発明と
同様に、２／（２ｎ＋１ ’）分周回路のうちｎ＝１と
した２／３分周回路を実施例として説明する。Next, the second invention of the present application will be explained. Similar to the first invention, a 2/3 frequency divider circuit in which n=1 among the 2/(2n+1') frequency divider circuits will be described as an example.
第７図は本願筒２の発明の第１の実施例を示す図であっ
て、第８図に示す波形図を用いて動作を説明する。FIG. 7 is a diagram showing a first embodiment of the invention of the present cylinder 2, and the operation will be explained using the waveform diagram shown in FIG. 8.
第７図において、１６は入力端子であって、第８図＆に
示すようなデユーティが１：１のパルスが加えられる。In FIG. 7, reference numeral 16 is an input terminal, to which pulses with a duty ratio of 1:1 as shown in FIG. 8 & are applied.
１７は１Ａ分周回路であって、加えられたパルスの周波
数を１／３に分周して、第８図すに示すような、高レベ
ル期間と低レベル期間の比が１：２のパルスが出力され
る。そしてこのパルスは、シフトレジスタＳＲ１のデー
タ端子りに加えられて、クロック端子ＣＫに加えられて
いる入力パルス（第８図ａ）の１周期の期間だけ（一般
の２７（２ｎ＋１ ）分周回路の場合にはｎ周期の期間
だけ）遅延されて、シフトレジスタＳＲ１の出力端子Ｑ
には第８図Ｃに示すようなパルスが出力される。そして
、入力パルス（第８図ａ）をインバータ１８によって反
転して得られたパルスと、シフトレジスタＳＲ１の出力
パルス（第８図Ｃ）との論理積を第１のＡＮＤ回路１９
によって得て第８図６に示すパルスが得られる。一方、
１／３分周回路の出力パルス（第８図ｂ）と、入力パル
ス（第８図ａ）とは、第２のＡＮＤ回路２０に加えられ
て、第８図ｄに示すようなパルスが得られる。17 is a 1A frequency dividing circuit which divides the frequency of the applied pulse by 1/3 to produce a pulse with a ratio of high level period to low level period of 1:2 as shown in Figure 8. is output. This pulse is then applied to the data terminal of the shift register SR1, and is applied to the clock terminal CK for one period of the input pulse (Fig. 8a) (a typical 27(2n+1) frequency divider the output terminal Q of the shift register SR1 is delayed (by a period of n periods)
A pulse as shown in FIG. 8C is output. Then, the first AND circuit 19 calculates the AND of the pulse obtained by inverting the input pulse (FIG. 8a) by the inverter 18 and the output pulse of the shift register SR1 (FIG. 8C).
The pulses shown in FIG. 8 and 6 are obtained. on the other hand,
The output pulse (Fig. 8b) of the 1/3 frequency divider circuit and the input pulse (Fig. 8a) are added to the second AND circuit 20 to obtain a pulse as shown in Fig. 8d. It will be done.
そして、この第１．第２Ｃ）ＡＮＤ回路１９．２０の出
力パルスの論理和をＯＲ回路２１で得る事により、その
出力端子２２に第８図ｆに示すパルスが得られる。この
出力パルスは、入力端子１に加えられた入力パルスの３
周期の期間（例えば第８図ｔ３３〜ｔ３９の期間）に、
２周期分のパルスが存在し、第７図に示した回路は簡単
な構成のしかも全デジタル式の２／３分周回路を構成し
ている事となる。And this first one. 2C) By obtaining the logical sum of the output pulses of the AND circuits 19 and 20 in the OR circuit 21, the pulse shown in FIG. 8f is obtained at its output terminal 22. This output pulse is equal to 3 of the input pulses applied to input terminal 1.
During the period of the cycle (for example, the period from t33 to t39 in FIG. 8),
There are two periods of pulses, and the circuit shown in FIG. 7 constitutes a simple, all-digital 2/3 frequency divider circuit.
第９図は、本願筒２の発明の第２の実施例を示す図であ
って、第７図との差は、第７図におけるシフトレジスタ
ＳＲ１を、１Ａ分周回路を構成するフリップフロップと
兼用して構成を簡単にしたものである。FIG. 9 is a diagram showing a second embodiment of the invention of the present application tube 2, and the difference from FIG. 7 is that the shift register SR1 in FIG. 7 is replaced with a flip-flop constituting a 1A frequency dividing circuit. It is designed to simplify the configuration by being used for both purposes.
入力端子１６に加えられた第１０図ａに示す入力パルス
は、クロック端子ＧＫに加えられるパルスの正のリーデ
ィングエツジでトリガ動作が行なわれる第１．第２のフ
リップフロップＦＦ１．ＦＦ２及びＮＯＲ回路２３で構
成された衆知の１／３分周回路（なお、この１／３分周
回路は衆知の回路であるので、動作説明は省略する。）
で、１／３の周波数に分周されて、第１及び第２の７リ
ツプフロツプの出力端子にはそれぞれ第１０図す、ａに
示すようなパルスが得られる。そして入力パルス（第１
’Ｏ図ａ）を１ノバータ１Ｂで反転したパルスと前記第
２の７リツプフロツプＦＦ２の出力パルス（第１０図Ｃ
）との論理積を第１のＡＮＤ回路１９で得て、第１０図
１に示すパルスが得られる。一方、第１の７リツプフロ
ツプＦＦ、の出力パルス（第１０図ｂ）と、入力パルス
（第１０図ａ）との論理積を第２のＡＮＤ回路２０で得
て第１０図ｅに示すパルスが得られる。そして、ＯＲ回
路２１で第１．第２のＡＮＤ回路１９．２０の出力パル
スの論理和を得て、その出力端子２２に第１０図ｑＫ示
すような出力パルスを得る。この出力パルスは、入力端
子１６に加えられた入力パルスの３周期の期間（例えば
第１０図ｔ１３〜ｔ１９の期間）に、２周期分のパルス
が存在し、第９図に示した回路は、非常に簡単な構成の
しかも全デジタル式の２Ａ分周回路を構成している事と
なる。The input pulse shown in FIG. 10a applied to the input terminal 16 causes the first . Second flip-flop FF1. A well-known 1/3 frequency divider circuit composed of an FF2 and a NOR circuit 23 (Note that this 1/3 frequency divider circuit is a well-known circuit, so a description of its operation will be omitted.)
Then, the frequency is divided to 1/3, and pulses as shown in a in FIG. 10 are obtained at the output terminals of the first and second 7-lip-flops, respectively. and input pulse (first
The pulse obtained by inverting the 1-noverter 1B from the output pulse of the second 7-lip-flop FF2 (Fig. 10C)
) is obtained by the first AND circuit 19, and the pulse shown in FIG. 10 is obtained. On the other hand, the second AND circuit 20 obtains the logical product of the output pulse (FIG. 10b) of the first 7-lip-flop FF and the input pulse (FIG. 10a), and the pulse shown in FIG. 10e is obtained. can get. Then, in the OR circuit 21, the first . The output pulses of the second AND circuits 19 and 20 are logically summed, and an output pulse as shown in FIG. 10qK is obtained at its output terminal 22. This output pulse has two cycles of pulses in the three cycles of the input pulse applied to the input terminal 16 (for example, the period from t13 to t19 in FIG. 10), and the circuit shown in FIG. This constitutes a completely digital 2A frequency dividing circuit with a very simple configuration.
なお、以上の第２の発明の説明においても、第１の発明
の説明のときと同様に、２／（２ｎ＋１ ）分周回路の
うちｎ ＝ １とした２／３分周回路について述べたが
、一般の２／（２ｎ＋１）分周回路を構成するには、第
７図の実施例で１／３分周回路１７を１／（２ｎ＋１）
分周回路に、シフトレジスタＳＲ１を、この１／（２ｎ
＋１ ）分周回路の出力信号を入力端子１６に加えられ
る入力パルスのｎ周期の期間だけシフトするシフトレジ
スタとすることにより達成される。In addition, in the above description of the second invention, as in the description of the first invention, a 2/3 frequency divider circuit with n = 1 among the 2/(2n+1) frequency divider circuits has been described. , to configure a general 2/(2n+1) frequency dividing circuit, the 1/3 frequency dividing circuit 17 is changed to 1/(2n+1) in the embodiment shown in FIG.
This 1/(2n
+1) This is achieved by using a shift register that shifts the output signal of the frequency divider circuit by a period of n periods of the input pulse applied to the input terminal 16.
そして、このシフトレジスタ（ｎ周期シフト用）を、１
／（２ｎ＋１）分周回路を構成するシフトレジスタと兼
用することにより、第９図の第２の実施例も一般の２／
（２！１＋１ ）分周回路に拡張できることも明らかで
ある。Then, this shift register (for n period shift) is set to 1
/(2n+1) The second embodiment shown in FIG.
It is also clear that it can be extended to a (2!1+1) frequency divider circuit.
発明の効果
以上のように、本発明によれば非常に簡単な回路構成で
全デジタル回路の２／（２ｎ＋１ ）分周回路を得る事
ができ、その利用効果は大きい。Effects of the Invention As described above, according to the present invention, a 2/(2n+1) frequency dividing circuit for all digital circuits can be obtained with a very simple circuit configuration, and its utilization effects are great.
第１図は本願筒１の発明の第１の実施例を示す回路図、
第２図はその動作説明の為の波形図、第３図は第１の発
明の第２の実施例を示す回路図、第４図はその動作説明
の為の波形図、第６図は第１の発明の第３の実施例を示
す回路図、第６図はその動作説明の為の波形図である。
第７図は本願筒２の発明の第１の実施例を示す回路図、
第８図はその動作説明の為の波形図、第９図は第２の発
明の第２の実施例を示す回路図、第１０図はその動作説
明の為の波形図である。
１・・・・・・入力端子、２．７・・・・・・１／３分
周回路、３゜８・・・・・・第１のシフトレジスタ、４
，９．１４・・・・・・第２のシフトレジスタ、６，１
６・・・・・・ＡＮＤ回路、６．９・・・・・・出力ｉ
子、１０・・・・・・ＯＲ回路、１１・・・・・・第１
のフリップフロップ、１２・・・・・・第２のフリップ
フロップ、１６・・・・・・入力端子、１７・・・・・
・１／３分周回路、１９．２０・・・・・・第１及び第
２のＡＮＤ回路、２１・・・・・・ＯＲ回路、２２・・
・・・・出力端子、ＳＲ１・・・・・・シフトレジスタ
、ＦＦ１．ＦＦ２・・・・・・第１及び第２の７リツプ
フロツプ０
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
第２図
第３図
第５図
第６図
第７図
Ｚθ
第８図
第９図FIG. 1 is a circuit diagram showing a first embodiment of the invention of the present invention cylinder 1,
Fig. 2 is a waveform diagram for explaining its operation, Fig. 3 is a circuit diagram showing a second embodiment of the first invention, Fig. 4 is a waveform diagram for explaining its operation, and Fig. 6 is a waveform diagram for explaining its operation. FIG. 6 is a circuit diagram showing a third embodiment of the invention according to the first aspect of the present invention, and FIG. 6 is a waveform diagram for explaining its operation. FIG. 7 is a circuit diagram showing a first embodiment of the invention of the present cylinder 2;
FIG. 8 is a waveform diagram for explaining its operation, FIG. 9 is a circuit diagram showing a second embodiment of the second invention, and FIG. 10 is a waveform diagram for explaining its operation. 1...Input terminal, 2.7...1/3 frequency divider circuit, 3゜8...First shift register, 4
,9.14...Second shift register, 6,1
6...AND circuit, 6.9...Output i
Child, 10...OR circuit, 11...1st
flip-flop, 12...second flip-flop, 16...input terminal, 17...
・1/3 frequency divider circuit, 19.20...first and second AND circuit, 21...OR circuit, 22...
...Output terminal, SR1...Shift register, FF1. FF2...1st and 2nd 7 lip flops 0 Name of agent: Patent attorney Toshio Nakao and 1 other person 1st
Figure 2 Figure 3 Figure 5 Figure 6 Figure 7 Zθ Figure 8 Figure 9
Claims (4)
が１／（２ｎ＋１）（ｎ：正の整数）で高レベル期間と
低レベル期間との比が２ｎ：１もしくは１：２ｎのパル
スに分周する１／（２ｎ＋１）分周回路と、この１／（
２ｎ＋１）分周回路の出力を前記入力パルスの正、負い
ずれかのリーディングエッジで前記入力パルスのｎクロ
ック分だけシフトさせる第１のシフトレジスタとこの第
１のシフトレジスタの出力を前記第１のシフトレジスタ
とは逆極性のリーディングエッジで前記入力パルスの１
クロック分だけシフトさせる第２のシフトレジスタと、
この第２のシフトレジスタの出力と前記１／（２ｎ＋１
）分周回路の出力との論理積もしくは論理和を得る回路
とを備えた２／（２ｎ＋１）分周回路。(1) An input pulse with a duty of approximately 1:1 and a pulse with a frequency of 1/(2n+1) (n: a positive integer) and a ratio of high level period to low level period of 2n:1 or 1:2n A 1/(2n+1) frequency divider circuit that divides the frequency into
2n+1) A first shift register that shifts the output of the frequency divider circuit by n clocks of the input pulse at either the positive or negative leading edge of the input pulse; 1 of the input pulse at the leading edge of opposite polarity to the shift register.
a second shift register that shifts by a clock amount;
The output of this second shift register and the 1/(2n+1
) A 2/(2n+1) frequency divider circuit comprising a circuit for obtaining an AND or OR with the output of the frequency divider circuit.
回路を構成するシフトレジスタを兼ねている事を特徴と
する特許請求の範囲第１項記載の２／（２ｎ＋１）分周
回路。(2) The 2/(2n+1) frequency dividing circuit according to claim 1, wherein the first shift register also serves as a shift register constituting the 1/(2n+1) frequency dividing circuit.
／（２ｎ＋１）（ｎ：正の整数）で高レベル期間と低レ
ベル期間の比が１：２ｎのパルスに分周する１／（２ｎ
＋１）分周回路の出力を前記入力パルスのｎ周期の期間
だけ遅延させるシフトレジスタと、このシフトレジスタ
の出力と前記入力パルスを反転させたパルスとの論理積
を得る第１のＡＮＤ回路と、前記１／（２ｎ＋１）分周
回路の出力と前記入力パルスとの論理積を得る第２のＡ
ＮＤ回路と、前記第第１、第２のＡＮＤ回路の出力論理
和を得るＯＲ回路とを備えた２／（２ｎ＋１）分周回路
。(3) An input pulse with a duty of 1:1 and a frequency of 1
/(2n+1) (n: positive integer) divides the frequency into pulses with a ratio of high level period to low level period of 1:2n.
+1) a shift register that delays the output of the frequency divider circuit by a period of n cycles of the input pulse, and a first AND circuit that obtains a logical product of the output of the shift register and a pulse obtained by inverting the input pulse; a second A for obtaining an AND of the output of the 1/(2n+1) frequency dividing circuit and the input pulse;
A 2/(2n+1) frequency divider circuit comprising an ND circuit and an OR circuit for obtaining an output logical sum of the first and second AND circuits.
構成するシフトレジスタを兼ねている事を特徴とする特
許請求の範囲第３項記載の２／（２ｎ＋１）分周回路。(4) The 2/(2n+1) frequency dividing circuit according to claim 3, wherein the shift register also serves as a shift register constituting the 1/(2n+1) frequency dividing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026185A JPS61230427A (en) | 1985-04-03 | 1985-04-03 | 2/(2n+1) frequency division circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026185A JPS61230427A (en) | 1985-04-03 | 1985-04-03 | 2/(2n+1) frequency division circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230427A true JPS61230427A (en) | 1986-10-14 |
Family
ID=13426416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7026185A Pending JPS61230427A (en) | 1985-04-03 | 1985-04-03 | 2/(2n+1) frequency division circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230427A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172400A (en) * | 1990-08-24 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider employing multiple stages of master/slave flip-flops |
| JP2014135550A (en) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | Clock generation circuit |
-
1985
- 1985-04-03 JP JP7026185A patent/JPS61230427A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172400A (en) * | 1990-08-24 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider employing multiple stages of master/slave flip-flops |
| JP2014135550A (en) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | Clock generation circuit |
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