JPS63137425A - Projection aligner provided with liquid crystal shutter reticle - Google Patents
Projection aligner provided with liquid crystal shutter reticleInfo
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- JPS63137425A JPS63137425A JP61285712A JP28571286A JPS63137425A JP S63137425 A JPS63137425 A JP S63137425A JP 61285712 A JP61285712 A JP 61285712A JP 28571286 A JP28571286 A JP 28571286A JP S63137425 A JPS63137425 A JP S63137425A
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
Description
【発明の詳細な説明】
(技術分野)
本発明は、例えばウェハスケールの集積回路装置におい
て支持基板にLSIチップを埋め込んで実装した後、支
持基板とLSIチップの間に配線を施こす場合の露光な
どに使用す、る投影露光装置に関するものである。Detailed Description of the Invention (Technical Field) The present invention relates to an exposure method for wiring between the support substrate and the LSI chip after an LSI chip is embedded and mounted on the support substrate in, for example, a wafer scale integrated circuit device. This relates to a projection exposure apparatus used for such applications.
(従来技術) 第5図にウェハスケールの集積回路装置の一例を示す。(Conventional technology) FIG. 5 shows an example of a wafer scale integrated circuit device.
2は支持基板であり、その表面にセンサなどの素子4−
1〜4−18が配列されて形成されている。各素子4−
1〜4−18にはそれぞれパッド6−1〜6−9.8−
1〜8−9が対応して設けられ、素子とパッド6−1〜
13−9.8−1〜8−9の間は配線により接続されて
いる。支持基板2の表面にはまた、外部の回路に接続す
るための配線10−1〜10−4が設けられ、配線1〇
−1〜1O−4には2組のパッド12−1〜12−4と
14−1〜14−4が設けらけている。2 is a support substrate, and elements 4- such as sensors are mounted on the surface of the support substrate.
1 to 4-18 are arranged and formed. Each element 4-
1 to 4-18 have pads 6-1 to 6-9.8-, respectively.
1 to 8-9 are provided correspondingly, and the elements and pads 6-1 to
13-9. 8-1 to 8-9 are connected by wiring. Wirings 10-1 to 10-4 for connection to external circuits are also provided on the surface of the support substrate 2, and two sets of pads 12-1 to 12-4 are provided on the wirings 10-1 to 10-4. 4 and 14-1 to 14-4 are provided.
支持基板2には2個の孔16−1と16−2があけられ
、これらの孔16−1.16−2にはLSIチップ20
.22がそれぞれ樹脂18によって埋め込まれている。Two holes 16-1 and 16-2 are formed in the support substrate 2, and LSI chips 20 are inserted into these holes 16-1 and 16-2.
.. 22 are each embedded with resin 18.
LSIチップ20.22の表面と支持基板2の表面は同
一平面内にあるように高さが決められている。The heights of the surfaces of the LSI chips 20 and 22 and the surface of the support substrate 2 are determined so that they are in the same plane.
LSIチップ20にはパッド24−1〜24−9と26
−1〜26−4が設けられている。パッド24−1〜2
4−9は素子4−1〜4−9のパッド6−1〜6−9に
それぞれ接続され、パッド26−1〜26−4は配線1
0−1〜10−4のパッド12−1〜12−4にそれぞ
れ接続される。LSIチップ22においても同様にパッ
ド28−1〜28−9と30−1〜30−4が設けられ
ている。パッド28−1〜28−9は素子4−10〜4
−18のパッド8−1〜8−9にそれぞれ接続され、パ
ッド30−1〜30−4は配線10−1〜10−4のパ
ッド14−1〜14−4にそれぞれ接続される。The LSI chip 20 has pads 24-1 to 24-9 and 26.
-1 to 26-4 are provided. Pad 24-1~2
4-9 are connected to pads 6-1 to 6-9 of elements 4-1 to 4-9, respectively, and pads 26-1 to 26-4 are connected to wiring 1.
It is connected to pads 12-1 to 12-4 of 0-1 to 10-4, respectively. In the LSI chip 22, pads 28-1 to 28-9 and 30-1 to 30-4 are similarly provided. Pads 28-1 to 28-9 are elements 4-10 to 4
-18 pads 8-1 to 8-9, respectively, and pads 30-1 to 30-4 are connected to pads 14-1 to 14-4 of wiring lines 10-1 to 10-4, respectively.
このようなウェハスケールの集積回路装置でパッド間の
配線を形成する場合、リソグラフィ技術を用いて行なう
。例えばマスクを用いたホトリソグラフィ技術によって
配線パターンを形成しようとした場合、支持基板2に実
装されたLSIチップ20.22の位置がずれてくると
、そのずれに対応して異なる配線パターンをもったマス
クを準備しておく必要がある。例えば1枚の支持基板2
に10個のLSIチップを実装する場合を考えれば、最
大で10回のレティクル交換が必要となる。このように
頻繁にレティクルを交換すれば、それだけ欠陥が発生す
る可能性が大きくなり、また処理能力が大幅に低下して
しまう問題がある。When wiring between pads in such a wafer scale integrated circuit device is formed, lithography technology is used. For example, when attempting to form a wiring pattern using photolithography technology using a mask, if the position of the LSI chip 20 or 22 mounted on the support substrate 2 shifts, a different wiring pattern will be formed to correspond to the shift. You need to have a mask ready. For example, one support substrate 2
If we consider the case where 10 LSI chips are mounted on a reticle, the reticle needs to be replaced 10 times at maximum. If the reticle is replaced frequently in this manner, there is a problem in that the possibility of defects occurring increases and the processing capacity decreases significantly.
マスクを用いないで電子ビームやイオンビーム、 を
用いて直描技術によって配線パターンを形成することも
できるが、直描装置は複雑で高価になる欠点がある。It is also possible to form wiring patterns by direct drawing technology using an electron beam or ion beam without using a mask, but direct drawing equipment has the drawback of being complicated and expensive.
(目的)
本発明は、ウェハスケールの集積回路装置のように、第
1の基板に第2の基板を埋め込んで実装し、第1の基板
と第2の基板の間で配線を形成するホトリソグツイエ程
で使用される投影露光装置において、処理能力を高める
ことを目的とするものである。(Objective) The present invention utilizes a photolithography process for mounting a second substrate by embedding it in a first substrate and forming wiring between the first substrate and the second substrate, such as in a wafer scale integrated circuit device. The purpose of this project is to increase the throughput of projection exposure apparatuses used in
(構成)
実施例を示す第1図、第2図及び第5図を参照して説明
すると、本発明の投影露光装置は第1の基板2上のアラ
メント用マーク50a、50bを検出する第1のカメラ
アイ34 (34−1,34−2)と、第1の基板2に
実装された第2の基板20(22)上のアラメント用マ
ーク52a(54a)、52b (54b)を検出する
第2のカメラアイ36と、両基板2.20 (22)上
のアライメント用マークをもとにして両基板上のパッド
間を接続する配線パターンを作成する演算処理装置62
と、演算処理装置62で作成された配線パターンを液晶
で実現する透過型液晶シャッタレティクル48とを備え
ている。(Structure) To explain with reference to FIGS. 1, 2, and 5 showing embodiments, the projection exposure apparatus of the present invention has a first camera eyes 34 (34-1, 34-2) and a second camera eye 34 (34-1, 34-2) that detects the alignment marks 52a (54a), 52b (54b) on the second board 20 (22) mounted on the first board 2. 2 camera eye 36 and an arithmetic processing unit 62 that creates a wiring pattern connecting pads on both boards based on the alignment marks on both boards 2.20 (22).
and a transmissive liquid crystal shutter reticle 48 that realizes the wiring pattern created by the arithmetic processing unit 62 using liquid crystal.
演算処理装置62は、第2図に示される構成をしている
。32はメモリであり、両基板2,2゜(22)のパッ
ドとアライメント用マークの相対的位置関係及び配線パ
ターンに必要な条件を記憶している。38は第1基板パ
ッド位置認識手段であり、第1のカメラアイ34 (3
4−1,34−2)の検出信号とメモリ32に記憶され
ている第1の基板2上のパッドとアライメント用マーク
との相対的位置関係とから第1の基板2のパッドの位置
を認識する。40は第2基板パッド位置認識手段であり
、第2のカメラアイ36の検出信号とメモリ32に記憶
されている第2の基板20(22)上のパッドとアライ
メント用マークとの相対的位置関係とから第2の基板2
0(22)のパッドの位置を認識する。42はパッド位
置認識手段であり、第1基板パッド位置認識手段38の
出力と第2基板パッド位置認識手段40の出力とから第
1の基板2のパッドと第2の基板20(22)のパッド
との位置関係を認識する。44はマスク作成手段であり
、パッド位置認識手段42からの出力とメモリ32に記
憶されている配線パターン条件とから両基板2.20
(22)間で接続すべきパッド間を結ぶ配線パターンを
作成する。46はマスク作成手段44の出力に従って透
過型液晶シャッタレティクル48を駆動する駆動手段で
ある。The arithmetic processing unit 62 has the configuration shown in FIG. A memory 32 stores the relative positional relationship between the pads and alignment marks on both substrates 2, 2° (22) and conditions necessary for the wiring pattern. 38 is a first substrate pad position recognition means, and the first camera eye 34 (3
The position of the pad on the first substrate 2 is recognized from the detection signal of 4-1, 34-2) and the relative positional relationship between the pad on the first substrate 2 and the alignment mark stored in the memory 32. do. 40 is a second substrate pad position recognition means, which detects the detection signal of the second camera eye 36 and the relative positional relationship between the pad on the second substrate 20 (22) and the alignment mark stored in the memory 32. and second board 2
Recognize the position of pad 0 (22). 42 is a pad position recognition means, which determines the pads of the first substrate 2 and the pads of the second substrate 20 (22) from the output of the first substrate pad position recognition means 38 and the output of the second substrate pad position recognition means 40. Recognize the positional relationship with. Reference numeral 44 denotes a mask creation means, which uses the output from the pad position recognition means 42 and the wiring pattern conditions stored in the memory 32 to create a mask for both substrates 2.20.
(22) Create a wiring pattern connecting the pads to be connected between them. Reference numeral 46 denotes driving means for driving the transmissive liquid crystal shutter reticle 48 in accordance with the output of the mask creating means 44.
第3図を用いて本発明の詳細な説明する。The present invention will be explained in detail using FIG.
メモリ32には予め第1の基板2のパッドとアライメン
ト用マークの相対位置、第2の基板20゜22のパッド
とアライメント用マークの相対位置及び、配線パターン
の形成に必要なライン幅やスペースの最大幅や最小幅を
それぞれ入力しておく(ステップSl)。The memory 32 stores in advance the relative positions of the pads on the first substrate 2 and the alignment marks, the relative positions of the pads and the alignment marks on the second substrate 20, 22, and the line width and space necessary for forming the wiring pattern. The maximum width and minimum width are each input (step Sl).
カメラアイ34 (34−1,34−2)によって第1
の基板2のアライメント用マーク50a。The first camera eye 34 (34-1, 34-2)
alignment marks 50a on the substrate 2.
50bを検出し、カメラアイ36によって第2の基板2
0(22)のアライメント用マーク52a(54a)、
52b (54b)を検出する(ステップS2)。50b is detected, and the camera eye 36 detects the second substrate 2.
0 (22) alignment mark 52a (54a),
52b (54b) is detected (step S2).
第1基板パッド位置認識手段38で第1の基板2のパッ
ド6−1〜6−9.8−1〜8−9.12−1〜12−
4.14−1〜14−4の位置をこの投影露光装置を基
準にして認識し、第2基板パッド位置認識手段40で第
2の基板20(22)のパッド24−1〜24−9
(28−1〜28−9)、26−1〜26−4 (30
−1〜3O−4)の位置をこの投影露光装置を基準にし
て認識する(ステップS3)。The first substrate pad position recognition means 38 identifies the pads 6-1 to 6-9.8-1 to 8-9.12-1 to 12- of the first substrate 2.
4. The positions of pads 24-1 to 14-4 on the second substrate 20 (22) are recognized with reference to this projection exposure apparatus, and the second substrate pad position recognition means 40
(28-1 to 28-9), 26-1 to 26-4 (30
-1 to 3O-4) are recognized based on this projection exposure apparatus (step S3).
パッド位置認識手段42で第1の基板2のパッド6−1
〜6−9.8−1〜8−9.12−1〜12−4 (1
4−1〜14−4)と第2の基板20(22)のパッド
24−1〜24−9 (28−1〜28−9)、26−
1〜26−4 (30−1〜3O−4)の位置関係を
この投影露光装置を基準にして認識する(ステップS4
)。The pad position recognition means 42 detects the pad 6-1 on the first substrate 2.
〜6-9.8-1〜8-9.12-1〜12-4 (1
4-1 to 14-4) and pads 24-1 to 24-9 (28-1 to 28-9), 26- of the second substrate 20 (22)
1 to 26-4 (30-1 to 3O-4) are recognized based on this projection exposure apparatus (step S4).
).
このようにして認識したパッド位置を基にして接続すべ
きパッド位置間に配線を形成するように、メモリ32か
ら配線条件を読み出して配線パターンを形成する(ステ
ップS5)。Based on the thus recognized pad positions, wiring conditions are read from the memory 32 and a wiring pattern is formed so that wiring is formed between pad positions to be connected (step S5).
この形成された配線パターンを基にして駆動手段46を
駆動して液晶シャッタレティクル48によって露光を行
なう(ステップS6)。Based on the formed wiring pattern, the driving means 46 is driven to perform exposure using the liquid crystal shutter reticle 48 (step S6).
以下、実施例について具体的に説明する。Examples will be specifically described below.
第5図に示されるようなウェハスケールの集積回路装置
の配線パターンを形成する場合について説明する。A case will be described in which a wiring pattern for a wafer scale integrated circuit device as shown in FIG. 5 is formed.
第1の基板としての支持基板2上のアライメント用マー
ク50aと50bを素子4−1〜4−18や配線を形成
する際に同時に形成しておく。支持基板2の孔16−1
.16−2に梗脂18によって埋め込まれる第2の基板
としてのLSIチップ20.22にもそれぞれアライメ
ント用マーク52a、52b、54a、54bを形成し
ておく。Alignment marks 50a and 50b on the support substrate 2 as the first substrate are formed at the same time as the elements 4-1 to 4-18 and wiring are formed. Hole 16-1 in support substrate 2
.. Alignment marks 52a, 52b, 54a, and 54b are also formed on the LSI chips 20 and 22, which serve as second substrates, and which are embedded in the LSI chips 16-2 with the tallow 18, respectively.
第1図は一実施例の投影露光装置である。FIG. 1 shows an embodiment of a projection exposure apparatus.
56は光源、58と60は液晶シャッタレティクル48
に形成されるマスクを光源56からの光によって支持基
板2上のホトレジストに縮小して投影する光学系である
。61は支持基板2を保持するX−Yステッピング装置
であり、平面(X−Y平面)内で支持基板2を移動させ
ることができる。34−1.34−2は支持基板2のア
ライメント用マーク50a、50bをそれぞれ検出する
ためのカメラアイ、36はLSIチップ20又は22の
アライメント用マーク52a、52b又は54a、54
bを検出するためのカメラアイである。62はカメラア
イ34−1.34−2とカメラアイ36の検出信号を入
力し、マスクを作成する演算処理装置であり、第2図で
鎖線で囲まれた機能をもっている。48は透過型の液晶
シャッタレティクルであり、液晶層を挟んで互いに直交
する方向の透明電極がマトリックス状に設けられており
、所定の電極に電圧を印加することによって所望の光透
過パターンを形成することができる。56 is a light source, 58 and 60 are liquid crystal shutter reticle 48
This is an optical system that reduces and projects the mask formed on the photoresist on the support substrate 2 using light from the light source 56. 61 is an X-Y stepping device that holds the support substrate 2 and can move the support substrate 2 within a plane (X-Y plane). 34-1.34-2 is a camera eye for detecting the alignment marks 50a and 50b on the support substrate 2, and 36 is an alignment mark 52a, 52b or 54a, 54 on the LSI chip 20 or 22.
This is a camera eye for detecting b. 62 is an arithmetic processing unit which inputs the detection signals of camera eyes 34-1, 34-2 and camera eyes 36 and creates a mask, and has the function surrounded by a chain line in FIG. Reference numeral 48 denotes a transmission type liquid crystal shutter reticle, in which transparent electrodes are provided in a matrix in directions perpendicular to each other with a liquid crystal layer in between, and a desired light transmission pattern is formed by applying a voltage to predetermined electrodes. be able to.
46は液晶シャッタレティクル48を駆動してマスクを
作成する駆動手段である。46 is a driving means for driving the liquid crystal shutter reticle 48 to create a mask.
演算処理装置62は第4図に示されるように、マイクロ
コンピュータによって実現することができる。The arithmetic processing unit 62 can be realized by a microcomputer, as shown in FIG.
CPU64がバス66に接続され、RAM68とROM
70がそれぞれバス66を介してCPU64に接続され
ている。またカメラアイ34−1゜34−2.36はイ
ンターフェース72を介してバス66に接続され、駆動
手段46もまたインターフェース74を介してバス66
に接続されている。CPU 64 is connected to bus 66, RAM 68 and ROM
70 are each connected to the CPU 64 via a bus 66. The camera eyes 34-1, 34-2, and 36 are also connected to the bus 66 via an interface 72, and the driving means 46 is also connected to the bus 66 via an interface 74.
It is connected to the.
第5図に示されるようなウェハスケールの集積回路装置
では、支持基板2のパッド6−1〜6−9.8−1〜8
−9及びパッド12−1〜12−4.14−1〜14−
4がアライメント用マーク50aと50bを基準にして
その位置が予めRAM68に記憶されている。LSIチ
ップ20についてはパッド24−1〜24−9とパッド
26−1〜26−4の位置がアライメント用マーク52
aと52bを基準としてRAM68に記憶されている。In a wafer scale integrated circuit device as shown in FIG.
-9 and pads 12-1 to 12-4.14-1 to 14-
4 is stored in the RAM 68 in advance with reference to the alignment marks 50a and 50b. Regarding the LSI chip 20, the positions of the pads 24-1 to 24-9 and pads 26-1 to 26-4 are aligned with the alignment marks 52.
It is stored in the RAM 68 using a and 52b as references.
LSIチップ22についても同様であり。The same applies to the LSI chip 22.
パッド28−1〜28−9とパッド30−1〜30−4
の位置がアライメント用マーク54aと54bを基準と
してRAM68に記憶されている。Pads 28-1 to 28-9 and pads 30-1 to 30-4
The position of is stored in the RAM 68 with reference to the alignment marks 54a and 54b.
RAM68にはまた配線のライン幅やスペースの最大幅
及び最小幅が記憶されている。The RAM 68 also stores the line width of wiring and the maximum and minimum widths of spaces.
カメラアイ34−1と34−2よって支持基板2のアラ
イメント用マーク50aと50bを検出することによっ
て支持基板2上のパッド6−1〜6−9.8−1〜8−
9.12−1〜12−4゜14−1〜14−4の位置が
この投影露光装置を基準にして定まり、また実装されて
いるLSIチップ20のアライメント用マーク52aと
52bをカメラアイ36によって検出することによって
LSIチップ20上のパッド24−1〜24−9゜26
−1〜26−4の位置がこの投影露光装置を基準として
定められる。そして支持基板2のパッドとLSIチップ
2oのパッドの位置が定まることによって、パッド間を
結ぶ配線パターンが予め記憶された配線条件に従って決
定される。Pads 6-1 to 6-9, 8-1 to 8- on support substrate 2 are detected by camera eyes 34-1 and 34-2 to detect alignment marks 50a and 50b on support substrate 2.
9. The positions of 12-1 to 12-4 degrees 14-1 to 14-4 are determined based on this projection exposure device, and the alignment marks 52a and 52b of the mounted LSI chip 20 are determined by the camera eye 36. By detecting the pads 24-1 to 24-9°26 on the LSI chip 20
Positions -1 to 26-4 are determined with this projection exposure apparatus as a reference. Then, by determining the positions of the pads on the support substrate 2 and the pads on the LSI chip 2o, a wiring pattern connecting the pads is determined according to pre-stored wiring conditions.
他のLSIチップ22についても同様にして配線パター
ンが決定される。The wiring patterns for the other LSI chips 22 are similarly determined.
第5図ではLSIチップ20と22は同じ種類のもので
あるが、種類の異なるLSIチップについてもそれらの
パッド位置とアライメント用マーク及びそれらが埋め込
まれる位置を入力しておくことによって1本発明は異な
る種類のLSIチップを1枚の支持基板に埋め込む場合
の配線用マスク作成のための投影露光装置としても適用
することができる。In FIG. 5, the LSI chips 20 and 22 are of the same type, but the present invention can be implemented by inputting the pad positions, alignment marks, and the positions where they are embedded even for LSI chips of different types. It can also be applied as a projection exposure apparatus for creating wiring masks when different types of LSI chips are embedded in one support substrate.
(効果)
本発明によれば、第1の基板と第2の基板のアライメン
ト用マークを検出することによってそれぞれのパッドの
位置を決定し、それらのパッド位置に基づいて透過型液
晶シャッタレティクルによって配線用マスクを1作成す
るようにしたので、第1の基板に埋め込まれて実装され
た第2の基板の位置がずれている場合であっても、その
ずれに応じて最適なマスクを液晶シャッタレティクルに
よって形成することができるので、従来のようにずれに
応じてレティクルを取′り替えるといった煩わしさを排
除することができる。これによって配線のためのホトリ
ソグラフィ工程の処理能力が大幅に向上する。(Effects) According to the present invention, the positions of the respective pads are determined by detecting the alignment marks on the first substrate and the second substrate, and the wiring is performed using the transmissive liquid crystal shutter reticle based on the pad positions. Since one mask is created for the LCD shutter reticle, even if the position of the second board embedded and mounted on the first board is shifted, the most suitable mask is selected according to the shift. Since the reticle can be formed by the conventional method, it is possible to eliminate the trouble of replacing the reticle depending on the misalignment. This greatly improves the throughput of the photolithography process for wiring.
第1図は本発明の一実施例を示す概略図、第2図は本発
明における演算処理装置の機能を主として示す゛ブロッ
ク図、第3図は本発明の詳細な説明するフロチャート、
第4図は演算処理装置の一例を主として示すブロック図
、第5図は本発明で配線パターンが作成される集積回路
装置を示す概略平面図である。
2・・・・・・支持基板、
20.22・・・・・・LSIチップ、32・・・・・
・メモリ、
34.34−1.34−2.36・・・・・・カメラア
イ、
38・・・・・・第1基板パッド位置認識手段、40・
・・・・・第2基板パッド位置認識手段、42・・・・
・・パッド位置認識手段、44・・・・・・マスク作成
手段、
46・・・・・・駆動手段、
50a、50b、52a、52b、54a。
54b・・・・・・アライメント用マーク。
62・・・・・・演算処理装置。FIG. 1 is a schematic diagram showing an embodiment of the present invention, FIG. 2 is a block diagram mainly showing the functions of the arithmetic processing device in the present invention, and FIG. 3 is a flowchart explaining the present invention in detail.
FIG. 4 is a block diagram mainly showing an example of an arithmetic processing device, and FIG. 5 is a schematic plan view showing an integrated circuit device in which a wiring pattern is created according to the present invention. 2...Support board, 20.22...LSI chip, 32...
・Memory, 34.34-1.34-2.36... Camera eye, 38... First board pad position recognition means, 40.
...Second board pad position recognition means, 42...
... Pad position recognition means, 44 ... Mask creation means, 46 ... Drive means, 50a, 50b, 52a, 52b, 54a. 54b... Alignment mark. 62... Arithmetic processing unit.
Claims (1)
1のカメラアイと、前記第1の基板に実装された第2の
基板上のアラメント用マークを検出する第2のカメラア
イと、両基板上のアライメンイ用マークをもとにして両
基板上のパッド間を接続する配線パターンを作成する演
算処理装置と、この演算処理装置で作成された配線パタ
ーンを液晶で実現する透過型液晶シャッタレティクルと
を備え、 前記演算処理装置は、両基板のパッドとアライメント用
マークの相対的位置関係及び配線パターンに必要な条件
を記憶しているメモリと、前記第1のカメラアイの検出
信号と前記メモリに記憶されている第1の基板上のパッ
ドとアライメント用マークとの相対的位置関係とから第
1の基板のパッドの位置を認識する第1基板パッド位置
認識手段と、前記第2のカメラアイの検出信号と前記メ
モリに記憶されている第2の基板上のパッドとアライメ
ント用マークとの相対的位置関係とから第2の基板のパ
ッドの位置を認識する第2基板パッド位置認識手段と、
前記第1基板パッド位置認識手段の出力と第2基板パッ
ド位置認識手段の出力とから第1の基板のパッドと第2
の基板のパッドとの位置関係を認識するパッド位置認識
手段と、このパッド位置認識手段からの出力と前記メモ
リに記憶されている配線パターン条件とから両基板間で
接続すべきパッド間を結ぶ配線パターンを作成するマス
ク作成手段とを備えている投影露光装置。(1) a first camera eye that detects an alignment mark on a first substrate; a second camera eye that detects an alignment mark on a second substrate mounted on the first substrate; A processing unit that creates a wiring pattern connecting the pads on both boards based on the alignment marks on both boards, and a transmissive liquid crystal shutter that realizes the wiring pattern created by this processing unit on a liquid crystal. a reticle; the arithmetic processing unit includes a memory that stores the relative positional relationship between the pads of both substrates and the alignment mark and conditions necessary for the wiring pattern; and a detection signal of the first camera eye and the a first substrate pad position recognition means for recognizing the position of the pad on the first substrate based on the relative positional relationship between the pad on the first substrate and the alignment mark stored in a memory; and the second camera. a second substrate pad position recognition means for recognizing the position of the pad on the second substrate from the eye detection signal and the relative positional relationship between the pad on the second substrate and the alignment mark stored in the memory; ,
Based on the output of the first substrate pad position recognition means and the output of the second substrate pad position recognition means, the pad of the first substrate and the second pad position of the first substrate are determined.
pad position recognition means that recognizes the positional relationship with the pads of the two boards; and wiring that connects the pads to be connected between both boards based on the output from the pad position recognition means and the wiring pattern conditions stored in the memory. A projection exposure apparatus comprising a mask creating means for creating a pattern.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61285712A JPS63137425A (en) | 1986-11-28 | 1986-11-28 | Projection aligner provided with liquid crystal shutter reticle |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61285712A JPS63137425A (en) | 1986-11-28 | 1986-11-28 | Projection aligner provided with liquid crystal shutter reticle |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63137425A true JPS63137425A (en) | 1988-06-09 |
Family
ID=17695052
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61285712A Pending JPS63137425A (en) | 1986-11-28 | 1986-11-28 | Projection aligner provided with liquid crystal shutter reticle |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63137425A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100315117B1 (en) * | 1999-09-30 | 2001-11-24 | 김순택 | Glass Alignment Inspection System |
US8207463B2 (en) | 2008-07-31 | 2012-06-26 | Nihon Kaiheiki Industrial Company, Ltd. | Miniature switch |
JP2013520826A (en) * | 2010-02-26 | 2013-06-06 | マイクロニック マイデータ エービー | Method and apparatus for performing pattern alignment |
-
1986
- 1986-11-28 JP JP61285712A patent/JPS63137425A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100315117B1 (en) * | 1999-09-30 | 2001-11-24 | 김순택 | Glass Alignment Inspection System |
US8207463B2 (en) | 2008-07-31 | 2012-06-26 | Nihon Kaiheiki Industrial Company, Ltd. | Miniature switch |
JP2013520826A (en) * | 2010-02-26 | 2013-06-06 | マイクロニック マイデータ エービー | Method and apparatus for performing pattern alignment |
JP2013520825A (en) * | 2010-02-26 | 2013-06-06 | マイクロニック マイデータ エービー | Method and apparatus for performing pattern alignment |
US9341962B2 (en) | 2010-02-26 | 2016-05-17 | Mycronic AB | Method and apparatus for performing pattern alignment to die |
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