JPS631193A - マルチプロセツサ型交換機の出トランクハント方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ７　／Ｉｚ　チア”ロセッサ型交換機の各プロセ、すに
出トランク実装メモリ及び出トランク幅轢度検出手段を
設けて出トランクが未実装となっているプロセッサへの
無駄なハントを除き、又出トランクを実装管理している
プロセッサのうちのハント成功確率の最も高いプロセッ
サへのハント処理を行なうようにした。

〔産業上の利用分野〕

本発明はマルチプロセッサ型交換機の出トランクハント
方式に関し、更に詳しく言えば、出トランクの実装情報
及び輻轢情報を用いて出トランクのハントを行なうマル
チプロセッサ型交換機の出トランクハント方式に関する
。

通信網に設けられる交換機には、分散制御を行なうマル
チプロセッサ型交換機がある。この交換機においては、
同一方路の出トランクを複数のプロセッサの全部又は−
部で実装管理する型式を採っているので、成る入トラン
クに対し割り当てられるべき出トランクのハント処理を
効率的に且つ最適にする必要がある。

〔従来の技術〕

従来のこの種の交換機における出トランクハント方式は
次の如きものであった。第８図に示すように、呼処理制
御プロセッサ（ＣＰＲｉ）２０ｉに屈する入トランクか
ら方路Ｘに対する呼が発生したとする。

先ず、そのプロセッサ（ＣＰＲｉ）２０ｉに屈する方路
Ｘのための出トランクのハント処理がプロセッサ（ＣＰ
Ｒｉ）２０ｉにおいて行なわれる。

もし方路Ｘのための空き出トランクがあれば、上記呼の
ための出トランクハントは終了する。

プロセッサ（ＣＰＲｉ）２０ｉに屈する方路Ｘのための
出トランクがすべてビジーか、未実装ならば、主プロセ
ツサ２２を介して予め決められたハント順序にある呼処
理プロセッサ、例えば（ＣＰＲｊ）２０ｊに対し方路Ｘ
のための出トランクのハントを行なう。このハントはプ
ロセッサ（ＣＰＲｊ）２０ｊに属する方路Ｘのための出
トランクが、未実装であるか、或いはビジーであるが否
かに拘わらず、行なわれる。その結果、プロセッサ（Ｃ
ＰＲｊ）２０ｊにおいても方路Ｘのための空き出トラン
クが見い出し得ない場合には、同様のハント処理手順が
次の呼処理プロセッサに対して行なわれる。

〔発明が解決しようとする問題点〕

上述のような未実装、又はビジーである場合には、順次
他のプロセッサにてハント処理が行なわれるが各プロセ
ッサにて逐次処理を行なうため、ハント不可となったプ
ロセッサのハント処理は全く無駄なものとなる。

本発明は、斯かる問題点に鑑みて創作されたもので、出
トランクハントを効率よく、最適に為し得るマルチプロ
セッサ型交換機の出トランクハント方式を提供すること
を目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図を示す。図に示す如く
、本発明は、自己に冗する同一方路の出トランクのハン
ト処理等を管理するプロセ・ノサ（２０１・・・２ＯＮ
）を複数有するマルチプロセッサ型交換機の各プロセッ
サにプロセッサ毎で且つ同一方路の出トランク毎の実装
／未実装を登録する実装メモリ２６を設けるほか、又各
プロセッサに同一方路の出トランクを実装管理している
プロセッサ毎で且つ同一方路の出トランク毎の出トラン
ク輻輳度を検出する出トランク輻轢度検出手段３０　、
・・・３０Ｎを設けてこれらを各プロセッサによる出ト
ランクのハント処理に用いるように構成したものである
。

〔作　用〕

自己に属する入カドランク又は加入者から発生した成る
方路に対する呼に応答するそのプロセッサは自己に屈す
る前記成る方路のための出トランクのハントに失敗する
と、他のプロセッサに冗する前記成る方路のための出ト
ランクのハントに先立ってそのプロセッサのための出ト
ランク実装メモリ部分を参照する。その参照で前記呼に
対して割り当て得る前記成る方路のための出トランクが
なければそのプロセッサへのハント処理を行なわず、ハ
ント順序にある次のプロセッサのための出トランク実装
メモリ部分を参照する如き処理を順次に行なう。従って
、目的とする方路のための出トランクを実装管理してい
ないプロセッサに対するハント処理は行なわれず、出ト
ランクハントの効率化となる。

そして、このような参照に加えて、出トランク実装メモ
リの参照にて目的とする方路のための出トランクがある
旨の判定がされた各プロセ・ノサのための出トランク輻
輳度検出手段で検出した情報を参照し、それら出トラン
ク幅轢度に応じて決まる出トランクを実装管理している
プロセッサに対してハント処理を行なえば、出トランク
ハントの効率化と最適化とを享受することができる。

〔実施例〕

第２図は本発明の第１の発明の一実施例を示す。

この実施例は３１１１ｉ１の呼処理制御プロセッサ（Ｃ
ＰＲｉ、ＣＰＲｊ、ＣＰＲｋ）２Ｑｉ、２０ｊ、２０ｋ
及びこれらプロセッサの制御を統括する主制御プロセ・
ノサ２２を有し、２４ｉ、２４ｊ、２４には夫々プロセ
ッサ２０ｉ、２０ｊ、２０ｋによって制御されて発生さ
れた呼に対する必要なパスを形成するスイッチングネッ
トワークである。これらスイッチングネットワークには
大トランク及び出トランクが設けられるが、この実施例
ではスイッチングネットワーク２４ｉ、２４ｋには方路
Ｘのための出トランクが設けられているが、スイッチン
グネットワーク２４ｊには方路Ｘのための出トランクが
設けられていない例を示す。

そして、各プロセッサには、出トランク実装メモリ２６
が設けられ、これは以下に説明する如き態様で出トラン
クハントに供せられる。出トランク実装メモリ２６の登
録内容の一型式を第３図に示すが、その登録内容は各プ
ロセッサ毎で且つ同一方路の出トランク毎の実装／未実
装を登録するものである。

この構成に係るマルチプロセッサ交換機における出トラ
ンクのハント処理は次の如くなる。

プロセッサ２０４が管理する人トランクに方路Ｘに対す
る呼が発生したとすると、プロセッサ２０ｔが自己の出
トランク実装メモリ２６を参照し、該プロセッサ２０ｉ
が管理する方路Ｘのための出トランクが従来同様にして
ハントしてすべてビジーであるならば、出トランク実装
メモリ２６を参照し、方路Ｘのための出トランクを実装
管理している他のプロセッサを見つけ、そのプロセッサ
に対してのみ主制御プロセッサ２２を介して従来同様の
出トランクハント要求処理を行なう。

このような出トランクハント要求処理を本発明において
は行なうから、従来のような方路Ｘのための出トランク
を実装管理していないプロセッサへの出トランクハント
要求処理、即ちそのようなプロセッサとの間の通信及び
そのプロセッサでのハント処理は全く行なわれない。因
って、出トランクハントを効率的に行なうことができる
。

第４図は本発明の第２の発明の一実施例を示す。

この実施例は第２図実施例の企画している出トランクハ
ントの効率化に加えてその最適化をも達成せんとするも
のである。そのために、各プロセッサ毎に出トランク輻
轢度検出手段３０ｉ、３０ｊ。

３０ｋを設けて入力呼に対して割り当てられるべき出ト
ランクを管理している呼処理制御プロセッサを選定して
該プロセッサに対し出トランクハント要求処理を行なう
ようにしたことに本発明の特＠部分がある。その他の構
成要素は同一なので、その同一構成要素には第２図と同
じ番号を付してその説明を省略する。

出トランク輻轢度検出手段はいずれも、出トランク輻轢
度メモリを有し、その出トランク輻轢度の一記憶型式を
第５図に示すが、その記憶内容は同一方路の出トランク
を実装管理しているプロセッサ毎の出トランク輻輳度を
表す。この輻輳度は具体的にカウント値で与えられ、従
って、輻幀度記憶領域の各々はカウンタとして用いられ
る。

この構成になるマルチプロセッサ型交換機における出ト
ランクのハント処理は次の如くなる。

プロセッサ２０ｉが管理する入トランクに方路Ｘに対す
る呼が発生したとすると、プロセッサ２０１が自己の出
トランク実装メモリ２６を参照して方路Ｘのための出ト
ランクを実装管理しているプロセッサ２０ｉ又は他のプ
ロセッサによる自己に屈する出トランクハントが不能と
なった場合には、上記呼に対し方路Ｘのための出トラン
クを割り当て可能とされる次のプロセッサ３０にのため
のカウント値Ｎｘｋ　（方路Ｘのための出トランクを実
装管理しているプロセッサ２０にの出トランク輻轢度）
をプロセッサ２０ｉの出トランク輻輳度検出手段３０ｉ
の出トランク幅軽度メモリから読み出しく第６図のＳｌ
）　、Ｎｘｋ−Ｎｘｉ＜αなる判定を行なう（第６図の
３２）。ここで、Ｎｘｉはプロセ、す２０ｉにおける方
路Ｘのための出トランク輻轢度を友し、αは呼種別、加
入者クラス毎に予め決められた値で、出トランクハント
の可否′Ｆ１１定植となる。もし上記Ｉ１１定が否定で
あるならばプロセッサ２０にへの出トランクハント要求
処理を行なわない（第６図の３３）。逆に肯定ならばプ
ロセッサ２０ｉからプロセッサ２２を介してのプロセッ
サ２０にへの出トランクハント要求処理を従来同様の手
順に従って行なう（第６図の３４）。このように、出ト
ランクを実装管理しているプロセッサへの出トランクハ
ント要求処理に際して、出トランクの実装が判明したな
らば直らにそのプロセッサへの出トランクハント要求処
理を行なわず、出トランクの幅軽度の小さいプロセッサ
への出トランクハント要求処理を行なうようにしている
から、出トランクハントの最適化となる。

そして、上述のような出トランクハントにおいて、ハン
ト成功の場合には（第７図の３１のＯＫ）、ハント成功
とされたプロセッサ対応の輻Ｊ＃仝度メモリカウンタの
カウント値をカウントダウンする（第７図の５３）。た
だし、そのカウントダウンはそのカウント値が既に輻輳
度の最低値例えば０となっていない場合である（第７図
の３２）。

逆にハントＮＧの場合には、上記カウント値をカウント
アツプする（第７図の３５）。ただし、そのカウントア
ツプはそのカウント値が既に幅轢度の最高値Ｎｍａｘに
達していない場合である（第７図の３４）。

この実施例においては幅轢度の小さいプロセ。

すへの出トランクハント要求処理を行なうようにしてい
るが、同一方路のための出トランクを実装管理している
プロセッサのうちの出トランク幅轢度の最小のものを見
つけてこれに対し出トランクハント５求処理を行なうよ
うにしてもよい。

〔発明のり」果〕

以上述べたように本発明によれば、マルチプロセッサ型
交換機における出トランクハントを効率的に、又これに
加えて最適にも行なうことができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の第１の発明の一実施例を示す図、第３
図は出トランク実装メモリの登録例を示す図、第４図は
本発明の第２の発明の一実施例を示す図、第５図は輻輳
度メモリの記１．１！型式例を示す図、第６図は出トラ
ンクハント可否やｊ定フロー、第７図はカウンタの更新
処理フローを示す図、第８図は従来出トランクハント方
式説明のだめのマルチプロセッサ交換機構成図である。 第１図、第２図及び第４図において、 ２０、・・・２ＯＮ、２０ｉ、２０ｊ、２０には呼処理
制御プロセッサ、 ２２は主制御プロセッサ、 ２４ｉ、２４Ｌ　　２４にはスイッチングネットワーク
、 ２６は出トランク実装メモリ、 ３０、・・・３０Ｎ、３０ｉ、３０Ｊ、３０には出トラ
ンク幅軽度発生手段である。 特　許　出　願　人　　冨士通株式会社・　−１

Claims (2)

【特許請求の範囲】
1. （１）自己に属する同一方路出トランクのハント処理等
   を管理するプロセッサ（２０＿１・・・２０＿Ｎ）を複
   数有するマルチプロセッサ交換機において、前記プロセ
   ッサの各々にプロセッサ毎で且つ同一方路の出トランク
   毎の実装／未実装を登録する出トランク実装メモリ（２
   ６）を設け、 各プロセッサによる出トランクハントを自己の出トラン
   ク実装メモリ（２６）の参照の下に行なうことを特徴と
   するマルチプロセッサ型交換機の出トランクハント方式
   。
2. （２）自己に属する同一方向出トランクのハント処理等
   を管理するプロセッサ（２０＿１・・・２０＿Ｎ）を複
   数有するマルチプロセッサ交換機において、前記プロセ
   ッサの各々に、プロセッサ毎で且つ同一方路の出トラン
   ク毎の実装／未実装を登録する出トランク実装メモリ（
   ２６）と同一方路の出トランクを実装管理しているプロ
   セッサ毎で且つ同一方向の出トランク毎の出トランク輻
   輳度を検出する出トランク輻輳度検出手段（３０＿１・
   ・・３０＿Ｎ）とを設け、 各プロセッサによる出トランクハントを自己の出トラン
   ク実装メモリ（２６）の参照で指定される各プロセッサ
   のうちの当該出トランク輻輳度検出手段により得られる
   出トランク輻輳度に応じて決まるプロセッサに対して行
   なうことを特徴とするマルチプロセッサ型交換機の出ト
   ランクハント方式。