JPS63117116U - - Google Patents
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- Publication number
- JPS63117116U JPS63117116U JP951687U JP951687U JPS63117116U JP S63117116 U JPS63117116 U JP S63117116U JP 951687 U JP951687 U JP 951687U JP 951687 U JP951687 U JP 951687U JP S63117116 U JPS63117116 U JP S63117116U
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- width modulation
- modulation signal
- integrator
- output
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
Description
第１図は本考案に係るパルス幅変調回路の一実
施例の接続図、第２図及び第３図は第１図回路の
動作を説明する為の波形図、第４図は第１図の回
路を信号絶縁回路に用いた場合の接続図、第５図
は従来のこの種の回路の一例の接続図、第６図は
第５図回路の動作を説明する為の波形図である。 ＩＧ……積分器、ＣＯＰ……コンパレータ、Ｏ
ＳＣ……基準電圧発生回路。
施例の接続図、第２図及び第３図は第１図回路の
動作を説明する為の波形図、第４図は第１図の回
路を信号絶縁回路に用いた場合の接続図、第５図
は従来のこの種の回路の一例の接続図、第６図は
第５図回路の動作を説明する為の波形図である。 ＩＧ……積分器、ＣＯＰ……コンパレータ、Ｏ
ＳＣ……基準電圧発生回路。
Claims (1)
- 入力信号が加えられる入力端子、パルス幅変調
信号を取り出す出力端子、前記入力信号とパルス
幅変調信号とが加えられる積分器、及びそのベー
ス電極に前記積分器の出力とパルス幅変調信号と
が夫々抵抗素子を介して加えられるトランジスタ
と、同極性同志が互に接続されると共に前記トラ
ンジスタの出力が加えられ前記パルス幅変調信号
を発生する電流加算形のシユミツト回路で構成し
たヒステリシスコンパレータよりなるパルス幅変
調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP951687U JPS63117116U (ja) | 1987-01-26 | 1987-01-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP951687U JPS63117116U (ja) | 1987-01-26 | 1987-01-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63117116U true JPS63117116U (ja) | 1988-07-28 |
Family
ID=30794901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP951687U Pending JPS63117116U (ja) | 1987-01-26 | 1987-01-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63117116U (ja) |
-
1987
- 1987-01-26 JP JP951687U patent/JPS63117116U/ja active Pending