JPS63116446A - Gate array - Google Patents
Gate arrayInfo
- Publication number
- JPS63116446A JPS63116446A JP26197686A JP26197686A JPS63116446A JP S63116446 A JPS63116446 A JP S63116446A JP 26197686 A JP26197686 A JP 26197686A JP 26197686 A JP26197686 A JP 26197686A JP S63116446 A JPS63116446 A JP S63116446A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test circuit
- gate array
- input
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 abstract description 4
- 230000003340 mental effect Effects 0.000 abstract 1
- 238000003491 array Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000012956 testing procedure Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ゼンデイングパッド、入出力回路および基本
セルアレイからなるゲートアレイに関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to gate arrays consisting of extending pads, input/output circuits and elementary cell arrays.
従来技術
汎用マイクロプロセッサとメモリを除けば、利用者の目
的に合わせて任意の専用ＩＣまたはＬＳＩを作ることは
不経済ｆある。一方大きなシステムを個別半導体部品に
より作ることは困難１あるばかりか、必要な信頼性も得
られない。比較的大きなシステムを小数作るためには、
いわばイージーオーダーＩＣとも言うべきゲートアレイ
は最適である。BACKGROUND OF THE INVENTION Except for general-purpose microprocessors and memories, it is uneconomical to create any dedicated IC or LSI for a user's purpose. On the other hand, it is not only difficult to create a large system using individual semiconductor components, but also the necessary reliability cannot be obtained. In order to create a relatively large system in decimal numbers,
A gate array, which can be called an easy-order IC, is optimal.
初めに述べたようなゲートアレイは、プレイ内の回路構
成が決定されると、設計に従ってアルミニウム配線およ
びポリシリコン配線を行い、基本セル相互の接続を行っ
て、所望の機能を有するＩＣを構成する。ゲートアレイ
は、任意の回路を構成１きるという点１優れたもの１あ
る。For the gate array as mentioned at the beginning, once the circuit configuration within the play is decided, aluminum wiring and polysilicon wiring are performed according to the design, and basic cells are interconnected to form an IC with the desired function. . Gate arrays have one advantage in that they can be configured into any circuit.
発明が解決しようとする問題点
ＩＣの規模が大きくなるに伴って、ゲートアレイにより
構成された回路のテスト手順は複雑化している。従来こ
のような大規模な回路装置を系統的にテストするため、
次の方法が提案されている。Problems to be Solved by the Invention As the scale of ICs increases, testing procedures for circuits configured with gate arrays become more complex. Conventionally, in order to systematically test such large-scale circuit devices,
The following method has been proposed.
（１）スキャンノＲス方式：
、７リツプフロツプを接続してシフトレジスタを構成し
、テストデータをスキャンする。(1) Scan-no-RS method: 7 lip-flops are connected to form a shift register and test data is scanned.
（２）スキャンパス方式：
専用のスキャンパスによりテストデータをスキャンする
。(2) Scan path method: Scans test data using a dedicated scan path.
これらテスト方式の詳細については、Ｓ、りメキ他著「
ア、４Ｋ ＣＭＯ８ゲートアレイ、クイズ、オートマ
チカリ−、ジェネレイテッド、テスト、サーキッッＪ
ＩＥＥＥ ジャーナル、オブ、ソリッドステート、
サーキッッ、Ｖｏｌ、５Ｃ−２０％Ａ５、ＰＰ１０１８
−１０２４，１９８５年１０月を参照されたい。For details on these test methods, see S. Rimeki et al.
A, 4K CMO8 gate array, quiz, automatic, generated, test, circuit J
IEEE Journal of,Solid State,
Circuit, Vol, 5C-20%A5, PP1018
-1024, October 1985.
上記の方法によれば、テストの簡単化のため、論理シミ
ュレーションの際にテストパターンの発生を簡単化する
ことが考えているだけ１あり、基本的なゲートアレイチ
ップ自体の構成に関しては従来のものと同じ１ある。従
ってこの方法を適用しようとすると、全体として必要な
ゲートアレイチップは、ますます大規模になってしまう
。According to the above method, in order to simplify the test, the only consideration is to simplify the generation of test patterns during logic simulation1, and the basic structure of the gate array chip itself is the same as the conventional one. There is one same as. Therefore, if this method is applied, the required gate array chip as a whole will become larger and larger.
本発明の目的は、ゲートアレイから構成される装置のテ
ストが簡単に可能であり、しかもテスト回路の追加によ
りゲートアレイ自体の規模ｔ１不合理に大きくならない
ようにゲートアレイを構成するととＫある。An object of the present invention is to configure a gate array in such a way that a device composed of a gate array can be easily tested, and the scale t1 of the gate array itself does not become unreasonably large due to the addition of a test circuit.
問題点を解決するための手段 本発明によればこの目的は次のようにして達成される。Means to solve problems According to the invention, this object is achieved as follows.
すなわち入出力回路と基本セルアレイの間に、組合せ論
理パルス発生回路からなるテスト回路が配置されている
。That is, a test circuit consisting of a combinational logic pulse generation circuit is arranged between the input/output circuit and the basic cell array.
この組合せ論理Ａルス発生回路は、従続接続した複数の
フリップフロップからなる分周器とこれらフリップフロ
ップの出力端子に入力端子を接続したデコーダとから構
成することがフきる。This combinational logic A pulse generating circuit can be constructed from a frequency divider made up of a plurality of flip-flops connected in series, and a decoder whose input terminal is connected to the output terminal of these flip-flops.
一方デコーダは、通常のように複数の入力端子を有する
ＡＮＤ、ＯＲ％ＮＡＮＤまたはＮＯＲゲートから構成す
ることが１きる。On the other hand, the decoder can be constructed from an AND, OR, NAND or NOR gate having a plurality of input terminals as usual.
作用
従来ゲートアレイ内にテスト回路を組込もうとする場合
にはニゲ−ドアレイの基本セルを利用してテスト回路を
構成した。このこと自体は可能〒あるが１．そのため必
要な基本セルの数も少なくはな（、その結果前に述べた
ようにゲートアレイの規模が大きくなってしまう。それ
に伴ってゲートアレイにより構成された回路装置の信頼
度が低下してしまい、テスト回路を設けたことの意義が
相殺されてしまう。Function: Conventionally, when a test circuit is to be incorporated into a gate array, the test circuit has been constructed using the basic cells of the gate array. This itself is possible, but 1. Therefore, the number of basic cells required is not small (as a result, as mentioned earlier, the scale of the gate array becomes large.As a result, the reliability of the circuit device configured by the gate array decreases). , the significance of providing the test circuit is canceled out.
本発明はこの点に解決策を与えるもの）ある。The present invention provides a solution to this problem.
すなわちゲートアレイの基本セルにより構成される回路
装置は任意のもの１なければならないから、それに相応
して基本セルは回路構成のための自由度を持つものフな
ければならない。しかしながらテスト回路は、目的のは
つきりした装置であり、その構成様式にはある程度の変
形があるとはいえ、だいたいにおいて特定のノルス、ｅ
ターンを発生する装置とデコーダからなるものと考えら
れる。That is, since the circuit device constituted by the basic cells of the gate array must be arbitrary, the basic cells must have a degree of freedom in circuit configuration. However, test circuits are purposeful devices, and although there is some variation in their construction, they generally
It is thought to consist of a device that generates turns and a decoder.
従って本発明のようにゲートアレイチップに、あらかじ
め専用の組合せパルス発生器を配置することにすれば、
汎用の基本セルを利用した場合よりも著しくわずかな素
子数、および著しくわずかな占有面積でテスト回路が構
成できる。Therefore, if a dedicated combination pulse generator is placed in advance on the gate array chip as in the present invention,
A test circuit can be constructed with a significantly smaller number of elements and a significantly smaller area than when using general-purpose basic cells.
テストに使用するパルスパターンにはある程度の自由度
がなければならないが、このパターンは、ゲートアレイ
から構成する回路装置が決定されれば、それに伴って決
められるものである。従ってアルミニウム配線およびポ
リシリコン配線を行ってＩＣを完成する際に、同時に組
合せ論理パルス発生器に若干の配線を行えば、所望のパ
ターンのパルスを発生するテスト回路は簡単に構成する
ことが１きる。Although the pulse pattern used for testing must have a certain degree of freedom, this pattern is determined in accordance with the determination of the circuit device composed of the gate array. Therefore, when completing the IC by wiring aluminum wiring and polysilicon wiring, if you also perform some wiring to the combinational logic pulse generator at the same time, you can easily configure a test circuit that generates pulses in the desired pattern. .
テスト回路には例えばフリップフロップが使われ、もち
ろんこれらフリップフロップはゲート素子から作ること
もできるが、あらかじめフリップフロップを作ることが
決まっていれば、素子および配線は大幅に簡単になる。Flip-flops, for example, are used in the test circuit, and although these flip-flops can of course be made from gate elements, if it is decided in advance that a flip-flop will be made, the elements and wiring will be much simpler.
実施例
第１図は、本発明によりテスト回路を備えたゲートアレ
イの概念的構成を示している。チップの周辺には複数の
ゼンデイングパツド１が設けられており、これらゼンデ
イングパツド１はいれば、ＩＣ内部と外部リード線との
間のインターフエース部フある。ポンディングパッド１
の内側には、入出力回路２、例えばバッファ増幅器等が
設けられている。チップの中央にはゲートアレイの基本
セル３が配置されている。これら基本セル３は、例えば
それぞれ目的に合わせてＮＡＮＤゲートから構成するこ
とができる。Embodiment FIG. 1 shows the conceptual structure of a gate array equipped with a test circuit according to the present invention. A plurality of bending pads 1 are provided around the periphery of the chip, and these bending pads 1 form an interface between the inside of the IC and external lead wires. Ponding pad 1
An input/output circuit 2, such as a buffer amplifier, is provided inside. Basic cells 3 of the gate array are arranged in the center of the chip. These basic cells 3 can be constructed from NAND gates, for example, depending on the purpose.
基本セル３と入出力回路２の間に、本発明によるテスト
回路４が配置されている。テスト回路４は組合せ論理パ
ルス発生回路として構成されている。図示した実施例ｔ
は、テスト回路４は、図中左側の１つの辺に沿って設け
られている。テスト回路４は、チップ上のその他の位置
に設けることができ、また複数の辺に設けることもフき
るが、テスト回路４の目的によれば、図示した位置に１
つ設けることが有利〒ある。A test circuit 4 according to the invention is arranged between the basic cell 3 and the input/output circuit 2. The test circuit 4 is configured as a combinational logic pulse generation circuit. Illustrated embodiment
The test circuit 4 is provided along one side on the left side in the figure. Although the test circuit 4 can be provided at other locations on the chip, and even on multiple sides, depending on the purpose of the test circuit 4, it is preferable to
It is advantageous to have one.
第２図は、テスト回路の１実施例を示している。FIG. 2 shows one embodiment of the test circuit.
従続接続されたフリップフロッグ５は分局器を構成して
いる。分局器のそれぞれの段の出力端子およびクロック
入力端子は、デコーダ６の入力端子に接続されている。The successively connected flip-frogs 5 constitute a branching unit. The output terminal and clock input terminal of each stage of the divider are connected to the input terminal of the decoder 6.
デコーダ６は、複数の入力端子を備えた複数のＡＮＤゲ
ートからなり、ＡＮＤゲートの出力端子がデコーダ出力
端子を形成している。The decoder 6 consists of a plurality of AND gates with a plurality of input terminals, and the output terminals of the AND gates form decoder output terminals.
図示した分局器においては、それぞれの７リツプフロツ
プ５は単純に従続接続されているの１、それぞれのフリ
ップフロラ７′″５により入力信号の周波数が半分にさ
れる。もちろんフリップフロッグ５の間に帰還路を設げ
、１／２以外の分周を行ってもよい。In the splitter shown, each of the seven flip-flops 5 is simply connected in series, and the frequency of the input signal is halved by each flip-flop 7'''5. Of course, between the flip-flops 5 A feedback path may be provided to perform frequency division other than 1/2.
デコーダ６内のＡＮＤゲートは、任意の７リツプフロツ
プ５の出力を組合せて、任意のパターンの、Ｒルス列を
形成することが１きる。その組合せは、ＩＣを構成する
際のアルミニウム配線およびポリシリコン配線によって
決めることができる。The AND gate in the decoder 6 can combine the outputs of any seven lip-flops 5 to form an R pulse string of any pattern. The combination can be determined by aluminum wiring and polysilicon wiring when configuring the IC.
それによりゲートアレイにより構成された回路装置に適
したテストノξルスノξターンを形成するテスト回路が
構成ｔきる。As a result, a test circuit that forms test turns ξ turns suitable for a circuit device constituted by a gate array can be constructed.
発明の効果
本発明によムゲートアレイは、ゲートアレイの基本セル
を用いずに専用のテスト回路を構成するの〒、テスト回
路の占有面積は比較的小さく、目的に合ったテスト回路
が構成し易く々っている。Effects of the Invention According to the present invention, the gate array allows a dedicated test circuit to be configured without using the basic cells of the gate array, and the area occupied by the test circuit is relatively small, making it easy to configure a test circuit that suits the purpose. ing.
従ってテスト回路の組込みＫよりＩＣの規模は不必要に
大きくならず、換言すれば一層高密度のゲートアレイを
構成することができる。Therefore, the scale of the IC does not become unnecessarily large due to the integration of the test circuit, and in other words, a gate array with higher density can be constructed.
第１図は、本発明によるゲートアレイの概略構成を示す
ブロック図、第２図は、テスト回路の１実施例を示すブ
ロック図である。
１・・・ゼンテイングノソツド、２・・・入出力回路、
３・・・基本セルアレイ、４・・・テスト回路、５・・
・フリップフロップ、６・・・デコーダ
厩
（ほか３名）
第 １ 図
第 ２ 図
ら
多重み合ヒを１哩八°ルス発生FIG. 1 is a block diagram showing a schematic configuration of a gate array according to the present invention, and FIG. 2 is a block diagram showing one embodiment of a test circuit. 1... Zenting method, 2... Input/output circuit,
3... Basic cell array, 4... Test circuit, 5...
・Flip-flop, 6... Decoder stable (3 others) Figure 1 Figure 2 Generates 1 8° multi-way coupling from Figure 1
Claims (2)
アレイからなるゲートアレイにおいて、入出力回路と基
本セルアレイの間に、組合せ論理パルス発生回路からな
るテスト回路を配置したことを特徴とする、ゲートアレ
イ。(1) A gate array comprising a bonding pad, an input/output circuit, and a basic cell array, characterized in that a test circuit comprising a combinational logic pulse generation circuit is disposed between the input/output circuit and the basic cell array.
のフリップフロップからなる分周器とこれらフリップフ
ロップの出力端子に入力端子を接続したデコーダとから
構成されている、特許請求の範囲第１項記載のゲートア
レイ。(2) Claim 1, wherein the combinational logic pulse generation circuit comprises a frequency divider made up of a plurality of cascade-connected flip-flops, and a decoder whose input terminals are connected to the output terminals of these flip-flops. Gate array as described in section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26197686A JPS63116446A (en) | 1986-11-05 | 1986-11-05 | Gate array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26197686A JPS63116446A (en) | 1986-11-05 | 1986-11-05 | Gate array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63116446A true JPS63116446A (en) | 1988-05-20 |
Family
ID=17369273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26197686A Pending JPS63116446A (en) | 1986-11-05 | 1986-11-05 | Gate array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63116446A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235751A (en) * | 1988-07-26 | 1990-02-06 | Nec Corp | Gate array integrated circuit |
| JPH0499061A (en) * | 1990-08-07 | 1992-03-31 | Nec Corp | Gate array type semiconductor integrated circuit |
| JP2008063026A (en) * | 2006-09-05 | 2008-03-21 | Nidec Sankyo Corp | Card-like medium delivery device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115540A (en) * | 1982-12-23 | 1984-07-04 | Nec Corp | Master slice type semiconductor integrated circuit device |
-
1986
- 1986-11-05 JP JP26197686A patent/JPS63116446A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115540A (en) * | 1982-12-23 | 1984-07-04 | Nec Corp | Master slice type semiconductor integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235751A (en) * | 1988-07-26 | 1990-02-06 | Nec Corp | Gate array integrated circuit |
| JPH0499061A (en) * | 1990-08-07 | 1992-03-31 | Nec Corp | Gate array type semiconductor integrated circuit |
| JP2008063026A (en) * | 2006-09-05 | 2008-03-21 | Nidec Sankyo Corp | Card-like medium delivery device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2513904B2 (en) | Testability circuit | |
| US5173904A (en) | Logic circuits systems, and methods having individually testable logic modules | |
| US5509019A (en) | Semiconductor integrated circuit device having test control circuit in input/output area | |
| US3815025A (en) | Large-scale integrated circuit testing structure | |
| KR900004888B1 (en) | Integrated circuit system | |
| US4575674A (en) | Macrocell array having real time diagnostics | |
| JP2839547B2 (en) | Semiconductor integrated circuit device | |
| US4428060A (en) | Shift register latch circuit means for check and test purposes and contained in LSI circuitry conforming to level sensitive scan design (LSSD) rules and techniques | |
| JPH04112555A (en) | Semiconductor integrated circuit device | |
| JPS63116446A (en) | Gate array | |
| EP0506462B1 (en) | Test signal output circuit for LSI | |
| JP3291706B2 (en) | Method for verifying high-speed operation of logic circuit and logic circuit | |
| JPS63108741A (en) | Semiconductor integrated circuit device | |
| EP0292116A2 (en) | Test system for vlsi circuits | |
| JPH0287550A (en) | Master slice type semiconductor integrated circuit | |
| JPS61176136A (en) | Semiconductor integrated circuit device | |
| JPH0418470B2 (en) | ||
| KR900006412B1 (en) | Test logic circuit using counter | |
| JPH058576B2 (en) | ||
| JP2951775B2 (en) | Integrated circuit device | |
| JPS63152145A (en) | Semiconductor integrated circuit device | |
| JPS62174667A (en) | Flip-flop circuit | |
| JPH0358143A (en) | Scan in/out logic circuit for lsi | |
| JPH0389178A (en) | Semiconductor integrated circuit | |
| JPS62877A (en) | Test facilitating logic circuit |