JPS63114245A - 積層型半導体パツケ−ジ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は種層型半導体パッケージに関するものである。

口、従来技術 従来の半導体装技術としては、厚膜技術をはじめ、薄膜
技術、樹脂封止、ポンディング等を夫々駆使したものが
知られている。

従来のへイブリッド型半導体装置（以下、ＨｉＣと称す
ることがある。）をトランスファーモールド法により樹
脂封止型パッケージとする場合、例えば第１６図に示す
よう（二、基板１をリードフレーム２上に固定し、更に
半導体素子３をマウントした後、ボンディングワイヤ４
によって基板１上の配線と、更にはボンディングワイヤ
５によりてアクタ−リード６と電気的に接続し、次（：
全体を樹脂７でモールドしている。

しかしながら、これまでの実装技術では、半導体装置の
ビン数（外部リードの本数）は限度があり、かつ多様に
変化させるには装置自体を交換しなければならない。

ハ０発明の目的 本発明の目的は、ビン数を容易に増やし、多様な用途に
適合できるパッケージ構造を提供することにある。

５０発明の構成 即ち、本発明は、複数の半導体装置が積１１せしめられ
、これら複数の半導体装置のうち少なくとも１つの半導
体装置の外部リードが他の半導体装置の外部リードより
も長く形成されている積層型半導体パッケージに係るも
のである。

ホ、実施例 以下、本発明の実施例を図面（二ついて説明する。

本実施例によるＦＬＰ型の半導体装置の積層型パッケー
ジ構造を第１図〜第６図について説明する。

この例では、２種類の半導体装置６２＆、６２ｂを上下
に組み合せて積層型パッケージとなし、かつ上側の装置
の外部リード部４４ｍを下側のもの４４ｂよりも長くし
ている。　従って、外部リード部のフォーミング時に、
積層型ＦＬＰとしての使用が可能となっており、しかも
上下の組合せによりプリント基板６８上にマウント時の
実装密度（又はビン数）が高くなる。

また、第６図に拡大図示するようζ＝、本実施例では、
方向性判別のために一方の装置６２ｂに凹部６９を、他
方６２＆に凸部７０を形成し、これらを嵌合させる。　
これによって、両者の位置合せを容易かつ正確に行なえ
、外部リードの位置ズレ等をなくせる。

更にまた、第４図のように、長い方の外部リード４４＆
の位置を変更してもよいし、第５図のように３種の半導
体装置６２＆、６２ｂ、６２ｃを積み重ね、上記と同様
に外部リードを選択的に長くすることもできる。

第６図では、補強用として例えばポリイミド系接着テー
プ６９をリード４４＆の内側に貼り付け、これによって
領域７０でのり一ド４４ａ−装＠６２ｂ間の干渉が生じ
るのを有効に防止した例を示している。

なお、上記の如き積み重ねタイプの装置はビン数を増や
せる点で有利であるが、これと同様に公知のピギーバッ
ク型の装置構成とすれば上記に加えて上下の装置間の電
気的接続も行なえる。

第７図は、下側の装置６２ｂを上のもの６２＆よりも小
型にした例を示し、あたかも下の装置が上の装置（−包
み込まれる如＜に組み合わされる。

第８図では、下側の装置６２ｂのり一ド４４ｂを上側の
装置６２＆と同じ側に導出し、かつ長さをより短かく（
即ち突き出し量をより少なく）シているので、重ねたと
きに同図（Ｂ）のように両リード４４ｍと４４ｂとは互
いに支障なくプリント基板に固定することができる。

次に、上記の半導体装置６２＆、６２ｂ又は６２Ｃとし
て使用可能な半導体素子を第９図〜第１４図について説
明する。

第９図及び第１０図は、縮少半導体素子３０を示すもの
である。

本例においては、フリップチップ法によるフェイスダウ
ン方式のワイヤレスボンディングが可能である素子６０
のボンディングエリアが、従来（第１６図参照）のよう
（二素子の外周部分に存在せず、多層配線構造によって
電極３１（ポンディングパッド）が素子領域又はアクテ
ィブ領域上にマトリックス状に設けられている。　但し
、パッド６１の個数は実際にはもりと多数であってよい
が、図面では簡略図示している。

このように、素子領域上にボンディングエリア（パッド
）を設けているので、有効（＝その面積を確保でき、そ
の分高集積化が可能で、チップサイズを大幅に縮少する
ことができる。

また、電極３１の表面はＳｎ（スズ）３２又はＣｕで処
理しであるため、Ａｚ３３が露出しない構造となり、樹
脂封止型半導体装置の問題点であった耐湿性が向上する
。　さらになお、第１０図において、３４はシリコン基
板、６５は表面醸化膜、３６．３７は層間絶縁膜、３８
はオーバーコート層、３９はＣｒ膜、４０はＮｉ又はＣ
ｕ膜である。

縮少半導体素子３０は、第１１図〜第１６図のようにシ
てへイブリッド基板４１にフェイスダウン方式でボンデ
ィングされるが、素子６０には従来のようなバンブ電極
を形成していないので、バンプ形成時の半導体素子への
悪影響応力による接続不良等もなくなる。　しかも、接
続用電極６１の位置を標準化し、例えば電極６１の幅を
１００μ喝、電極間ピッチ２００μ異のマトリックスに
すると、生産性が向上するとともに、接続電極６１の位
置が均一となり、接続部に影響する本民赤ヒ央欄噸儒ｎ
→応力が集中しないようになる。

次に、縮少半導体素子６０の実装構造を説明する。　ま
ず、第１２図のように、素子３０をマウントすべき基板
４１として、特定用途向は半導体装置を構成する場合に
必要となる抵抗Ｒ１静電容量Ｃ等を従来の半導体製造方
法（即ち、不純物拡散や酸化膜等）で形成したものを使
用する。　従って、基板４１を高歩留りで生産でき、従
来使用不可能であった特殊な物質（高誘電率材料等）を
も使用可能となり、抵抗、静電容量等を形成することが
容易になる。　従来の厚膜／薄膜技術での問題点であっ
た高密度化をも解決出来る。　さらに、対向して接続す
る縮少半導体６０と同種の半導体素材（例えばシリコン
）で形成するために、、′７１１、　　　　、続部分に
発生するトラブルを解決できる。

基板４１の所定箇所シーは、上記のように抵抗、静電容
量等を形成すると共に、縮少半導体素子３０を接続する
ためのバンプ電極４２を設けている。

このバンプは、従来と同様にＡｕ素材で形成してよい。

　次に、素子４１の外周部分には、ビームリードとの接
続用の電極４３を設けている。　本実施例では、電極４
６のピッチは３００４ｇで電極表面°は、Ａｕ又はＣｕ
素材でメッキ処理を施して、Ａｔ素材を露出しない様に
形成し、耐湿性を向上させている。

このように、特定用途向けの半導体装置：：おいて、大
部分の顧客要求をこの半導体装置に集約し、他の部分を
標準化することで、安価でかつ迅速：二半導体装置を提
供できる。　次に、第１１図について、樹脂封止構造を
説明する。

本例では、使用する封止樹脂５３を機能分割して構成し
、主として高耐湿性樹脂、低応力性樹脂、低価格樹脂に
よりて構成することが特徴的である。

即ち、高信頼度な樹脂封止型半導体装置を安価に実現す
るために、使用する材料の使用量に着目し、高耐湿性、
低応力性樹脂は高価格であるが、これらを薄く均一にす
ることで、半導体装置単位当りの価格を低減させた。　
このため、使用量の多い横手均厚さ１００μ鶏程度にコ
ーティングした上で、例えばシリカ入エポキシ樹脂から
なる低価格樹脂５６によるトランスファーモールドを施
す。

この様に、封止樹脂を単独（二用いることなく、要求さ
れる機能別に分割した複数の樹脂により構成することに
よりて、高信頼度の装置を低コストに提供できる。

なお、上記において、第１４図のように、イナーリード
部のリードフレーム表面（二、使用する封止樹脂５６の
粒子の大きさと同程度の凹凸５７をエツチング加工で例
えば３０〜８０μｍの深さ又は幅ｔに形成すると、樹脂
とリードフレームの密着力が向上し、従来の第１７図（
：示した界面での密着不良による水分２６等の侵入が軽
減する。

本実施例による装置６２はＦＬＰタイプのパッケージで
出荷可能であるから、テープキャリアとして第１５図に
示すように、本実施例による異なる種類（リニア系、デ
ィジタル系、標準ＩＣ）のＦＬＰ（ＳＯＰも同様）を同
一のリール６６からのテープ６４に、顧客より要求され
る仕様に添りて夫々を貼着して供給できる。　従って、
これまでのように種類シーよってその個数分リールを用
意しなくて済み、効率の良い実装が可能となる。

以上、本発明を例示したが、上述の例は本発明の技術的
思想Ｃ；基いて更に変形可能である。

例えば、上述の縮少半導体装置のポンディングパッドの
位置、個数、サイズ等は種々変更してよい。　また、他
の装置等へのボンディング方法も他の方式を導入するこ
とができる。　また、樹脂封止に用いる樹脂の種類やコ
ーティング方法等も変更可能である。　上述の例では、
対向して接続する半導体素子として縮少半導体素子を使
用したが、通常の半導体素子であっても、適用可能であ
るし、又、抵抗、静電容量等を形成する半辱体製造技術
は他の技術であってもよい。　パッケージについても、
上述の例ではＦＬＰとしたが、他の標準的なＰＫＧ、例
えばＰＬＣＣ（プラスチック・チップ・キャリア）、Ｐ
ＧＡ（ビングレードアレィ）等であってもよい。また、
積層する素子数も種々変更してよい。

へ０発明の作用効果 本発明は上述の如く、積層された半導体装置の少なくと
も１つの外部リードを他のものより長くしているので、
外部リードのフォーミング時（：積層型パッケージとし
ての使用が可能となっており、しかも上下の組合せによ
りプリント基板上鑑二マウント時の実装密度（又はビン
数）が高くなり、かつ多様の組合せシーより多用途に適
合できる。

【図面の簡単な説明】

第１図〜第１５図は本発明の実施例を示すものであって
、 第１図は積層型パッケージの斜視図、 第２図は同パッケージで画素子を分離して示す斜視図、 第６図は第１図の正面図、 第４図、第５図は他の積層型パッケージの各正面図、 第６図は他の積層型パッケージの一部分の正面間、 第７図は他の積層型パッケージの画素子を分離して示す
斜視図、 第８図（４）は更に他の積層型パッケージの画素子を分
離して示す斜視図、 第８図ＣＢ）は同パッケージの平面図、第９図は縮少半
導体素子の斜視図、 第１０図は同素子の要部拡大断面図、 第１１図は同素子をハイブリッド基板にマウントして実
装したパッケージの断面図、 第１２図はへイブリッド基板の斜視図、第１３図は同基
板上Ｃ：縮少半導体素子をマウントした状態の斜視図、 第１４図は封止樹脂とリードフレームとの界面の状態を
示す一部分の断面図、 第１ｓ図は半導体装置出荷時のテープキャリアを示す斜
視図 である。 第１６図は従来の半導体装置のパッケージの断面図であ
る。 なお、図面に示す符号において、 ３０・・・・・・・・・・縮少半導体素子！１１．４５
・・・・ポンディングパッド４１・・・・・・・・・・
ハイブリッド基板４２．４９・・・・バンプ ４４．４４ｍ、４４ｂ、４４ｃ・・・・リードフレーム
４８・・・・・・・・・・ビームリード部５！１・・・
・・・・・・・封止樹脂 ５４・・・・・・・・・・耐湿性樹脂 ５５・・・・・・・・・・低応力性樹脂５６・・・・・
・・・・・低価格樹脂 ６２．６２＆、６２ｂ、６２ｅ・・・・半導体装置６５
・・・・・・・・・・高熱伝導性樹脂である。 代理人　弁理士　逢　坂　　　宏 第１図 第３図 °゛°　　　第４図 第５図 第６図 第７図 第９図 第１０図 第１１図 第１２図 第１３図 第１４図 第１５図 第１６図

Claims (1)

【特許請求の範囲】
1. １、複数の半導体装置が積層せしめられ、これら複数の
   半導体装置のうち少なくとも１つの半導体装置の外部リ
   ードが他の半導体装置の外部リードよりも長く形成され
   ている積層型半導体パッケージ。