JPS63109546A - Program debugging system - Google Patents
Program debugging systemInfo
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- JPS63109546A JPS63109546A JP61256058A JP25605886A JPS63109546A JP S63109546 A JPS63109546 A JP S63109546A JP 61256058 A JP61256058 A JP 61256058A JP 25605886 A JP25605886 A JP 25605886A JP S63109546 A JPS63109546 A JP S63109546A
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Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は相互に接続され、同時に動作することができる
複数の情報処理装置におけるプログラムデバッグシステ
ムに関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a program debugging system for a plurality of information processing devices that are interconnected and can operate simultaneously.
（従来の技術）
従来、この種の情報処理装置では相互に独立してプログ
ラムデバッグが行われ、相互ｆこ他に影響される部分は
一つの装置に層目してデバッグを行うという方式が公知
であった。(Prior Art) Conventionally, it has been known that in this type of information processing apparatus, program debugging is performed independently of each other, and parts that are affected by each other are debugged in a single layer in one apparatus. Met.
上述した従来の技術について、第２図を参照して説明す
る。The above-mentioned conventional technique will be explained with reference to FIG.
第２図において、１１−１３はそれぞれ情報処理装置、
２はあらかじめ設定されている条件に従ってデバッグを
起動させるためのデノ（ラグトリガ回路、３は情報処理
装置１１〜１３に対してデノ（ラグ処理を行うだめのデ
バッグ処理回路である。In FIG. 2, 11-13 are information processing devices, respectively;
2 is a debug trigger circuit for starting debugging according to preset conditions, and 3 is a debug processing circuit for performing debug processing for the information processing devices 11 to 13.
デバッグトリガ回路２は、デバッグ処理回路３に対して
デバッグスタート指示信号線２０１によシ接続されてい
る。いま、情報処理装置１１と情報処理装置１２とがデ
ータを転送しているときに情報処理装置１３から情報処
理装置１１へのアクセスにより情報処理装置１３ｆこ障
害が発生したものとする。まず、情報処理装置１３の状
態を調査し、障害状況から判断して、再度、障害を発生
させて情報処理装置１１の状態を調べることになる。The debug trigger circuit 2 is connected to the debug processing circuit 3 through a debug start instruction signal line 201 . Now, suppose that a failure occurs in the information processing device 13f due to an access from the information processing device 13 to the information processing device 11 while the information processing device 11 and the information processing device 12 are transferring data. First, the state of the information processing device 13 is investigated, and based on the fault situation, the state of the information processing device 11 is investigated by causing a fault to occur again.
このとき、情報処理装置１１に障害が発生しない限り、
状態を調べることは非常に困難である。At this time, unless a failure occurs in the information processing device 11,
It is very difficult to check the condition.
・ （発明が解決しようとする問題点）上述した従来の
プログラムデバッグシステムでは、障害の発生と障害の
原因とが同一の情報処理装ｍ＋こある場合には有効でめ
るが、障害の発生と障害の原因とが異なる場合には、障
害原因の調査に非常に長い時間を要するという欠点があ
る。- (Problem to be solved by the invention) The conventional program debugging system described above is effective when the fault occurs and the cause of the fault is the same information processing device m+, but If the cause of the failure is different, there is a drawback that it takes a very long time to investigate the cause of the failure.
本発明の目的は、自身のデバッグトリガ回路よシ発生し
たデバッグスタート指示と他の情報処理装置より与えら
れるデバッグ指示との論理和を求め、自身のデバッグ処
理を行うとともに他の情報処理装置ｆこ対してデバッグ
指示を送出することによシ上記欠点を除去し、すべての
情報処理装置に対してデバッグを行うことができるよう
に構成したプログラムデバッグシステムを提供スること
にある。An object of the present invention is to obtain a logical sum between a debug start instruction generated by its own debug trigger circuit and a debug instruction given from another information processing device, and to perform its own debugging process while also providing information to other information processing devices. It is an object of the present invention to provide a program debugging system configured to eliminate the above-mentioned drawbacks by sending debugging instructions to all information processing devices.
（問題点を解決するための手段）
本発明によるプログラムデバッグシステムは、デバッグ
を指示できるようをこ相互Ｅこリング状に接続された複
数の情報処理装置から成り、それぞれの情報処理装置は
ＯＲゲートと、デバッグ） ＩＪガ回路と、デバッグ処
理回路とを具備して構成したものである。(Means for Solving the Problems) A program debugging system according to the present invention is composed of a plurality of information processing devices connected to each other in a ring shape so as to be able to instruct debugging, and each information processing device has an OR gate. It is configured to include an IJ circuit (IJ, debug), and a debug processing circuit.
ＯＲゲートは、上位に接続された情報処理装置からデバ
ッグの指示信号を受取り、自身のデバッグスタート指示
信号との間で論理和を求め、自身に対してデバッグを指
示するとともに、下位壷こ接続された情報処理装置Ｅこ
対してデバッグの指示信号を送出するためのものである
。The OR gate receives a debug instruction signal from the information processing device connected to the upper layer, calculates the logical sum with its own debug start instruction signal, instructs itself to debug, and also This is for sending a debugging instruction signal to the information processing device E.
デバッグトリガ回路は、自身のデバッグスタート指示信
号を発生させるためのものである。The debug trigger circuit is for generating its own debug start instruction signal.
デバッグ処理回路は、ＯＲゲートよ多出力さするデバッ
グの指示信号によりデバッグ処理を実行するためのもの
である。The debug processing circuit is for executing debug processing using multiple debug instruction signals outputted from the OR gate.
（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第１図は、本発・明によるプログラムデバッグシステム
を実現する一実施例を示すブロック図である。第１図ｆ
こおいて、１１〜１３はそれぞれ情報処理装置、２はあ
らかじめ設定されている条件に従ってテ／（ラグ動作を
起動するためのデバッグトリガ回路、３はデバッグ処理
を行うだめのデバッグ処理回路、４は本発明の特徴であ
るデバッグ用のＯＲゲートである。デバッグトリガ回路
２はデバッグスタート指示用の信号線１０４によりデバ
ッグ用のＯＲゲート４に接続されている。デバッグ用の
ＯＲゲート４はデバッグ指示用の信号線１０１によυデ
バッグ処理囲路３および他の情報処理装置に置かれてい
るデバッグ用のＯＲゲート４に接続されている。FIG. 1 is a block diagram showing an embodiment of a program debugging system according to the present invention. Figure 1 f
Here, 11 to 13 are information processing devices, 2 is a debug trigger circuit for starting the TE/(lag operation) according to preset conditions, 3 is a debug processing circuit for performing debug processing, and 4 is a debug processing circuit. This is an OR gate for debugging which is a feature of the present invention.The debug trigger circuit 2 is connected to the OR gate 4 for debugging by a signal line 104 for instructing debugging.The OR gate 4 for debugging is for instructing debugging. It is connected by a signal line 101 to a debug processing circuit 3 and an OR gate 4 for debugging placed in another information processing device.
いま、情報処理装ｆｆ１ｌｌ−１３が相互ｌこ接続され
ているものとする。情報処理装置￥１１と情報処理装置
１２との間でデータ転送中であり、情報処理装置１３か
らの情報処理装置ａｌｌに対するアクセスで情報処理装
置１３（こ障害が発生したものとすると、情報処理装置
１３に置かれであるデバッグトリガ回路２１こよって情
報処理装置１３のデバッグ指示用の信号線１０３か起動
され、信号線１０３によりデバッグ指示が情報処理装置
１１に送出されると同時に、情報処理装置１３のデバッ
グ処理回路３が起動される。情報処理装置１１は信号線
１０３上のデバッグ指示を受取ると、情報処理装置１１
のデバッグ用のＯＲゲート４により論理和か求められる
。そこで、デバッグ指示が信号線］０１によシ情報処理
装置１２に送出されると同時に、情報処理装置１１のデ
バッグ処理回路３が起動される。情報処理装ｆｉ１２が
信号ｍ１０１上のデバッグ指示を受取ると、情報処理装
置１２のデバッグ用のＯＲゲート４によシ論理和か求め
られ、信号線１０２によりデバッグ指示が情報処理装置
１３に送出される。同時にこのとき情報処理装置１２の
デバッグ処理回路３が起動される。It is now assumed that the information processing devices ff1ll-13 are connected to each other. Data is being transferred between the information processing device ¥11 and the information processing device 12, and when the information processing device 13 accesses the information processing device all, the information processing device 13 (assuming that this failure occurs) The debug trigger circuit 21 placed in the information processing device 13 activates the signal line 103 for debugging instructions of the information processing device 13, and at the same time, the debugging instruction is sent to the information processing device 11 via the signal line 103. The debug processing circuit 3 of the information processing device 11 is activated.When the information processing device 11 receives a debug instruction on the signal line 103, the information processing device 11
A logical sum is determined by the OR gate 4 for debugging. Therefore, at the same time that the debug instruction is sent to the information processing device 12 through the signal line ]01, the debug processing circuit 3 of the information processing device 11 is activated. When the information processing device fi12 receives the debug instruction on the signal m101, the OR gate 4 for debugging of the information processing device 12 calculates the logical sum, and the debug instruction is sent to the information processing device 13 via the signal line 102. . At the same time, the debug processing circuit 3 of the information processing device 12 is activated.
（発明の効果〕
以上説明したように本発明は、自身のデバッグトリガ回
路より発生したデバッグスタート指示と他の情報処理装
置よシ与えられるデバッグ指示との論理和を求め、自！
のデバッグ処理を行うとと ゛もｌこ他の情報処理装置
に対してデバッグ指示を送出することｌこよ如、関連す
るすべての情報処理装置を同時ｌこデバッグ状態にする
ことができ、障害の解析を容易ｌこ行うことができると
いう効果がある。(Effects of the Invention) As explained above, the present invention calculates the logical OR of the debug start instruction generated by its own debug trigger circuit and the debug instruction given from another information processing device,
When debugging is performed, all related information processing devices can be put into debugging mode at the same time by sending debugging instructions to other information processing devices. This has the effect of making analysis easier.
第１図は、本発明によるプログラムデバッグシステムを
実現する一実施例を示すブロック図である。
第２図は、従来技術によるプログラムデバッグシステム
を実現する一例を示すブロック図である。
１１〜１３・−・情報処理装置
２・・番デバッグトリガ回路
３−・・デバッグ処理回路
４−・・ＯＲゲート
１０１〜１０４・・・信号線FIG. 1 is a block diagram showing an embodiment of a program debugging system according to the present invention. FIG. 2 is a block diagram showing an example of implementing a program debugging system according to the prior art. 11 to 13 -- Information processing device 2 -- Debug trigger circuit 3 -- Debug processing circuit 4 -- OR gates 101 to 104 -- Signal line
Claims (1)
た複数の情報処理装置から成り、前記それぞれの情報処
理装置は、上位に接続された情報処理装置から前記デバ
ッグの指示信号を受取り、自身のデバッグスタート指示
信号との間で論理和を求め、自身に対して前記デバッグ
を指示するとともに下位に接続された情報処理装置に対
して前記デバッグの指示信号を送出するちめのＯＲゲー
トと、前記自身のデバッグスタート指示信号を発生させ
るためのデバッグトリガ回路と、前記ＯＲゲートより出
力される前記デダッグの指示信号によりデバッグ処理を
実行するためのデバッグ処理回路とを具備して構成した
ことを特徴とするプログラムデバッグシステム。It consists of a plurality of information processing devices mutually connected in a ring shape so as to be able to instruct debugging, and each of the information processing devices receives the debugging instruction signal from the information processing device connected to the upper level, and performs its own debugging. a second OR gate that calculates a logical sum with the start instruction signal, instructs itself to perform the debugging, and sends the debugging instruction signal to an information processing device connected to a lower level; A debug trigger circuit for generating a debug start instruction signal, and a debug processing circuit for executing debug processing based on the debug instruction signal output from the OR gate. Program debugging system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256058A JPS63109546A (en) | 1986-10-28 | 1986-10-28 | Program debugging system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256058A JPS63109546A (en) | 1986-10-28 | 1986-10-28 | Program debugging system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63109546A true JPS63109546A (en) | 1988-05-14 |
Family
ID=17287318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61256058A Pending JPS63109546A (en) | 1986-10-28 | 1986-10-28 | Program debugging system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63109546A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005227276A (en) * | 2004-02-10 | 2005-08-25 | Samsung Electronics Co Ltd | Semiconductor integrated circuit for supporting co-debugging function and semiconductor integrated circuit test system |
| JP2012181734A (en) * | 2011-03-02 | 2012-09-20 | Ricoh Co Ltd | Debug circuit for processor device, processor device, and debug system |
| JP2013250848A (en) * | 2012-06-01 | 2013-12-12 | Toshiba Corp | Multiprocessor |
-
1986
- 1986-10-28 JP JP61256058A patent/JPS63109546A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005227276A (en) * | 2004-02-10 | 2005-08-25 | Samsung Electronics Co Ltd | Semiconductor integrated circuit for supporting co-debugging function and semiconductor integrated circuit test system |
| US8055946B2 (en) | 2004-02-10 | 2011-11-08 | Samsung Electronics Co., Ltd. | Semiconductor IC incorporating a co-debugging function and test system |
| JP2012181734A (en) * | 2011-03-02 | 2012-09-20 | Ricoh Co Ltd | Debug circuit for processor device, processor device, and debug system |
| JP2013250848A (en) * | 2012-06-01 | 2013-12-12 | Toshiba Corp | Multiprocessor |
| US9063915B2 (en) | 2012-06-01 | 2015-06-23 | Kabushiki Kaisha Toshiba | Multiprocessor with a plurality of debug modules and debug ring units connected to generate a ring |
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