JPS63108815A - Pulse generation circuit - Google Patents
Pulse generation circuitInfo
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- JPS63108815A JPS63108815A JP25490686A JP25490686A JPS63108815A JP S63108815 A JPS63108815 A JP S63108815A JP 25490686 A JP25490686 A JP 25490686A JP 25490686 A JP25490686 A JP 25490686A JP S63108815 A JPS63108815 A JP S63108815A
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- 230000000694 effects Effects 0.000 description 4
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- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
- H03K23/542—Ring counters, i.e. feedback shift register counters with crossed-couplings, i.e. Johnson counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Discharge-Lamp Control Circuits And Pulse- Feed Circuits (AREA)
- Pulse Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
Description
【発明の詳細な説明】
［技術分野］
本発明は、ジョンソンカウンタを用いたパルス発生回路
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a pulse generation circuit using a Johnson counter.
［背景技術１
従来、ジョンソンカウンタを月いたこの種のパルス発生
回路は、１９図に示すように、複数の７リツプ７ｒ：！
ツブＦ ｏ−Ｆ ＋ ｔにて形成されるダイナミック型
シフトレジスタにてν房ンソンカフンタが構成されてお
り、７リツプ７ａツブＦ ｌ ＠ ｔ Ｆ Ｉ ７の否
定論Ｉ！！！積がナンド回路Ａ、。を介して初段のフリ
ップフロップＦｏにフィードバックされでいる。[Background Art 1 Conventionally, this type of pulse generation circuit using a Johnson counter has a plurality of 7rips 7r:!, as shown in Fig. 19.
A dynamic shift register formed by the tubes F o - F + t constitutes a ν cell, and the negation of 7 lips 7a tubes F l @ t F I 7 I! ! ! The product is a NAND circuit A. is fed back to the first stage flip-flop Fo.
第１０図は、上記従来例の動作説明図であり、ＣＬＫは
トリｆｆｊｌｌ子Ｔに入力されるクロック信号、Ｆ 、
（Ｑ ）−Ｆ ＋ｙ（Ｑ ）は各７リツプ７０ツブＦ、
〜Ｆ、マ出力を示しでいる。FIG. 10 is an explanatory diagram of the operation of the above-mentioned conventional example, where CLK is a clock signal input to the transistor T, F,
(Q)-F+y(Q) is 7 rips and 70 lobes F each,
~F shows the output.
この従来例においては、最終段の７リツプ７０ツブＦ’
＋ｔから出力されるパルス信号のデユーティおよび周期
が固定（周期二基本クロックの３５パルス）されでいる
ので、異なったデユーティあるいは周期のパルス信号を
必要とする場合には、第１１図および第１２図に示すよ
うに、回路構成（フィードバックループおよびシフトレ
ジスタの段数）を変更しなければならず、容易に対応で
きないという問題があった。＊た、このような汎用性の
ない回路をＬＳＩ化した場合には、量産効果が得られな
いためにコストが高くなってしまうという問題があった
。In this conventional example, the final stage 7 lip 70 lip F'
Since the duty and period of the pulse signal output from +t are fixed (35 pulses of two basic clocks), if you need a pulse signal with a different duty or period, use the method shown in Figures 11 and 12. As shown in Figure 2, the circuit configuration (feedback loop and number of shift register stages) had to be changed, which was a problem that could not be easily accommodated. *Also, when such a non-versatile circuit is made into an LSI, there is a problem that the cost becomes high because the mass production effect cannot be obtained.
［発明の目的］
本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、汎用性があり、コストを安くするこ
とができるパルス発生回路を提供することにある。[Object of the Invention] The present invention has been made in view of the above points, and its object is to provide a pulse generation circuit that is versatile and can be manufactured at low cost.
Ｅ発明の開示］
（実施例）
第１図は本発明一実施例を示すもので、複数の７リツプ
７０ツブＦ０〜Ｆ’ｚ＋にて形成されるダイナミック型
シフトレノスタ１にてノａンソンカツンタを構成し、初
段の７リツプ７０ツブＦ、−Ｆ。Disclosure of the Invention] (Embodiment) Fig. 1 shows an embodiment of the present invention, in which a dynamic shift reno star 1 formed of a plurality of 7 lip 70 knobs F0 to F'z+ constitutes a no-son cutter. Then, the first stage is 7 lip 70 knob F, -F.
にフィードバックされるフィードバック信号を適数個の
７リツプ７０ツブＦ’＋ｓ〜ＦＩＴ出力から選択する選
択回路２を設け、最終段のフリップフロップＦ’ｚ＋か
ら出力されるパルス信号のデユーティを可変としたもの
であり、実施例にあっては、選択回路２は、アンド回路
Ａ、〜Ａ５、インバータＩ。A selection circuit 2 is provided to select the feedback signal to be fed back from an appropriate number of 7-lip 70-tube F'+s to FIT outputs, and the duty of the pulse signal output from the final stage flip-flop F'z+ is made variable. In the embodiment, the selection circuit 2 includes AND circuits A, -A5, and an inverter I.
およびノア回路Ｎ、、Ｎ２よりなるデート回路Ｇａにて
形成されており、デユーティ制御信号５Ａ−３Ｃによっ
て出力されるパルス信号のデユーティが制御されるよう
になっている。また、この選択回路２には、フィードバ
ック信号が入力される７リツプ７０ツブＦ、〜Ｆ４を選
択自在にするアンド回路Ａ ４ ｇ Ａ ５ ％ ノア
回路Ｎ、およびインバータ回路ｒｚｔ工、よりなるデー
ト回路Ｇｂ、〜Ｇｂ、も設けられており、周期制御信号
ＦＡ−ＦＤによって出力されるパルス信号の周期が制御
されるようになっている。and a date circuit Ga consisting of NOR circuits N, , N2, and the duty of the pulse signal outputted is controlled by duty control signals 5A to 3C. In addition, this selection circuit 2 includes a date circuit consisting of an AND circuit A4gA5% NOR circuit N and an inverter circuit RZT circuit, which makes it possible to freely select the seven circuits F and F4 to which the feedback signal is input. Gb, ~Gb are also provided, and the period of the pulse signal output is controlled by the period control signal FA-FD.
以下、実施例の動作について説明する。いま、第２図乃
至第８図は実施例の動作を示すタイムチャートであり、
第２図はＳＡ、ＳＢ、ＳＣを１．０．０に設定し、ＦＡ
、ＦＢ、ＦＣ，ＦＤをｏ 、ｏ 、ｏ 、ｏに設定した
場合におけるタイムチャートを示してお’）、ＨＭｒＷ
Ｉが１２パルス、Ｌ期間が１８パルスで、周期が３０パ
ルスのパルス信号が出力されるようになっている。The operation of the embodiment will be described below. Now, FIGS. 2 to 8 are time charts showing the operation of the embodiment,
In Figure 2, SA, SB, and SC are set to 1.0.0, and FA
, FB, FC, FD are set to o, o, o, o'), HMrW
A pulse signal with a period of 30 pulses is output, with I being 12 pulses and L period being 18 pulses.
第３図はＳＡ、ＳＢ、ＳＣを０，１，０に設定し、ＦＡ
、ＦＢ、ＦＣ，ＦＤをｏ、ｏ、ｏ、ｏに設定した場合に
おけるタイムチャートを示しており、Ｈ期間が１３パル
ス、Ｌ期間が１８パルスで、周期が３１パルスのパルス
信号が出力されるようになっている。Figure 3 shows SA, SB, and SC set to 0, 1, 0, and FA
, FB, FC, and FD are set to o, o, o, o, and the H period is 13 pulses, the L period is 18 pulses, and a pulse signal with a period of 31 pulses is output. It looks like this.
＃ｆＪ４図はＳＡ、ＳＢ、ＳＣを０，１．０に設定し、
ＦＡ、ＦＢ、ＦＣ，ＦＤを０．０，０．１に設定した場
合におけるタイムチャートを示しており、Ｈ期間が１４
パルス、Ｌ期間が１９パルスで、周期が３３パルスのパ
ルス信号が出力されるようになっている。#fJ4 diagram sets SA, SB, and SC to 0, 1.0,
This shows a time chart when FA, FB, FC, and FD are set to 0.0, 0.1, and the H period is 14.
A pulse signal having an L period of 19 pulses and a cycle of 33 pulses is output.
ｔｊＳＳ図はＳＡ、ＳＢ、ＳＣを０．１．０に設定し、
ＦＡｔＦＢｔＦＣｔＦＤをＯｚ Ｏｔ １ ｔ １に設
定した場合におけるタイムチャートを示しており、８７
１７１間が１５パルス、Ｌ期間が２０パルスで、周期が
３５パルスのパルス信号が出力されるようになっている
。The tjSS diagram sets SA, SB, and SC to 0.1.0,
This shows a time chart when FAtFBtFCtFD is set to Oz Ot 1 t 1, and 87
A pulse signal with a period of 35 pulses is output, with 15 pulses during the 171 period and 20 pulses during the L period.
第６図はＳＡ、ＳＢ、ＳＣを０ｔｌｔＯに設定し、ＦＡ
、ＦＢ、ＦＣ，ＦＤを０．１，１．’１に設定した場合
におけるタイムチャートを示しており、Ｈ期間が１６パ
ルス、Ｌ期間が２１パルスで、周期が３７パルスのパル
ス信号が出力されるようになっている。Figure 6 shows SA, SB, and SC set to 0tltO, and FA
, FB, FC, FD 0.1, 1. A time chart is shown in the case where the value is set to '1', and a pulse signal having a cycle of 37 pulses with 16 pulses in the H period and 21 pulses in the L period is output.
第７図はＳＡ、ＳＢ、ＳＣを０，１．０に設定し、ＦＡ
、ＦＢ、ＦＣ，ＦＤを１．１，１．１に設定した場合に
おけるタイムチャートを示しており、Ｈ期間が１７パル
ス、Ｌ期間が２２パルスで、周期が３９パルスのパルス
信号が出力されるようになっている。Figure 7 shows SA, SB, and SC set to 0, 1.0, and FA
, FB, FC, and FD are set to 1.1 and 1.1, and a pulse signal with a cycle of 39 pulses is output with 17 pulses in the H period and 22 pulses in the L period. It looks like this.
第８図はＳＡ、ＳＢ、ＳＣを０．０．１に設定し、ＦＡ
、ＦＢ、ＦＣ，ＦＤを１．１．１．１に設定した場合に
おけるタイムチャートを示しており、Ｈ期間が１８パル
ス、Ｌ期間が２２パルスで、周期が３９パルスのパルス
信号が出力されるようになっている。In Figure 8, SA, SB, and SC are set to 0.0.1, and FA
, FB, FC, and FD are set to 1.1.1.1, and a pulse signal with a period of 39 pulses is output with 18 pulses in the H period and 22 pulses in the L period. It looks like this.
上記タイムチャートから明らかなように、実施例では、
選択回路２に入力されるデユーティ制御信号ＳＡ、ＳＢ
、ＳＣおよび周期制御信号ＦＡ、ＦＢ、ＦＣ，ＦＤを変
更することによって任意のデユーティを有し、任意の周
期を有するパルス信号が得られることになり、汎用性の
あるパルス発生回路を実現できることになる。また、Ｌ
ＳＩ化した場合において十分な量産効果が得られるので
、コストを安くで訃ることになる。なお、本発明に係る
パルス発生回路は、放電灯を高周波点灯するためのイン
バータ装置を制御する点灯制御回路として用いられ、始
動時の予熱電力制御、電源電圧変動をキャンセルするた
めの電力制御（定電力制御）、調光するための電力制御
などに用いられる。As is clear from the above time chart, in the example,
Duty control signals SA and SB input to selection circuit 2
, SC and periodic control signals FA, FB, FC, and FD, a pulse signal having an arbitrary duty and an arbitrary period can be obtained, and a versatile pulse generation circuit can be realized. Become. Also, L
In the case of SI, a sufficient mass production effect can be obtained, so the cost can be kept low. The pulse generation circuit according to the present invention is used as a lighting control circuit that controls an inverter device for lighting a discharge lamp at high frequency, and is used for preheating power control at startup and power control (constant) for canceling power supply voltage fluctuations. (power control), power control for dimming, etc.
［発明の効果］
本発明は上述のように、複数のフリップフロップにて形
成されるダイナミック型シフトレジスタにてノタンソン
力つンタを構成し、初段のフリップフロップにフィード
バックされるフィードバック信号を適数個の７リツプ７
０ツブ出力から選択する選択回路を設け、最終段のフリ
ップフロップから出力されるパルス信号のデユーティを
可変としたものであり、出力されるパルス信号のデユー
ティを選択回路により任意に変更で終るようになってい
るので、汎用性のあるパルス発生回路を実現でき、しか
も、ＬＳＩ化した場合には十分な量産効果が得られるの
でコストの安いパルス発生回路提供できることになる。[Effects of the Invention] As described above, the present invention configures a notanson force register with a dynamic shift register formed by a plurality of flip-flops, and sends an appropriate number of feedback signals to be fed back to the first-stage flip-flop. 7 lips 7
A selection circuit is provided to select from 0-tube output, and the duty of the pulse signal output from the final stage flip-flop is made variable, so that the duty of the output pulse signal can be arbitrarily changed by the selection circuit. Therefore, it is possible to realize a versatile pulse generation circuit, and when integrated into an LSI, a sufficient mass production effect can be obtained, so that a low-cost pulse generation circuit can be provided.
第１図は本発明一実施例の回路図、第２図乃至第８図は
同上の動作説明図、第９図は従来例の回路図、第１０図
は同上の動作説明図、第１１図は他の従来例の回路図、
第１２図はさらに他の従来例の回路図である。
１はシフトレジスタ、２は選択回路、Ｆｏ”−Ｆｚ＋は
７リツプ７０ツブである。Fig. 1 is a circuit diagram of an embodiment of the present invention, Figs. 2 to 8 are explanatory diagrams of the same operation, Fig. 9 is a circuit diagram of a conventional example, Fig. 10 is an explanatory diagram of the same operation, and Fig. 11 is a circuit diagram of another conventional example,
FIG. 12 is a circuit diagram of still another conventional example. 1 is a shift register, 2 is a selection circuit, and Fo''-Fz+ is a 7-lip 70-tub.
Claims (2)
ック型シフトレジスタにてジョンソンカウンタを構成し
、初段のフリップフロップにフィードバックされるフィ
ードバック信号を適数個のフリップフロップ出力から選
択する選択回路を設け、最終段のフリップフロップから
出力されるパルス信号のデューティを可変としたことを
特徴とするパルス発生回路。(1) A Johnson counter is configured with a dynamic shift register formed by a plurality of flip-flops, and a selection circuit is provided to select the feedback signal fed back to the first-stage flip-flop from the outputs of an appropriate number of flip-flops. A pulse generation circuit characterized in that the duty of a pulse signal output from a final stage flip-flop is variable.
プを選択自在にしたことを特徴とする特許請求の範囲第
１項記載のパルス発生回路。(2) The pulse generating circuit according to claim 1, wherein the flip-flop to which the feedback signal is input is freely selectable.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25490686A JPS63108815A (en) | 1986-10-27 | 1986-10-27 | Pulse generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25490686A JPS63108815A (en) | 1986-10-27 | 1986-10-27 | Pulse generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63108815A true JPS63108815A (en) | 1988-05-13 |
| JPH0453455B2 JPH0453455B2 (en) | 1992-08-26 |
Family
ID=17271489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25490686A Granted JPS63108815A (en) | 1986-10-27 | 1986-10-27 | Pulse generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63108815A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157116A (en) * | 1984-12-28 | 1986-07-16 | Nec Corp | Decode counter |
| JPS61206309A (en) * | 1985-03-11 | 1986-09-12 | Canon Inc | Timing generating circuit |
-
1986
- 1986-10-27 JP JP25490686A patent/JPS63108815A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157116A (en) * | 1984-12-28 | 1986-07-16 | Nec Corp | Decode counter |
| JPS61206309A (en) * | 1985-03-11 | 1986-09-12 | Canon Inc | Timing generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453455B2 (en) | 1992-08-26 |
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