JPS63104179A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 本発明はベクトル処理装置に係り、特にソートや高速フ
ーリエ変換の様に、異なるベクトル要素間の演算に好適
なベクトル処理装置に関する。 〔従来の技術〕 半分ずつがソートされているときに、全体をソートする
バイトニックソート法については、ソーティングアンド
サーチング（ＳＯＲＴＩＮＧ　ＡＮＤＳＥＡＲＣＨＩＮ
Ｇ）　Ｖ　ＯＬ　、　３　　クヌース（Ｋｎｕｔｈ）著
第５章２３２〜２３３項に記載されているように、比較
対象となる要素の番号が一定規則に従って変化する。こ
れに対して本出願人発行のＨＩＴＡＣＳ−８１０処理装
置に記載のようにベクトルレジスタを備えたスーパコン
ピュータは同一要素番号のデータしか比較出来ず、その
ため、従来バイトニックソート法は主記憶と主記憶の間
でのみ行なわれていた。 また、主記憶と主記憶の間で演算を行なう場合において
もデータの間接アドレス等を用いていた。 〔発明が解決しようとする問題点〕 上記従来技術はベクトルレジスタ間の要素番号の異なる
要素間の演算について配慮がされておらず、パイトニッ
クソート法の様に比較する要素番号が異なる要素の演算
を行なうには、一度主記憶にデータを格納した後に、要
素の順序を変えて同一要素間の演算に帰着できる様にベ
クトルレジスタに読み出す必要があった。このため、ベ
クトルレジスタ、主記憶間のデータ転送回数が多くなる
という問題があった。 本発明の目的は、一定規則に従って、異なる要素間の演
算を行ない、特にベクトルレジスタと主記憶間のデータ
転送回数を削減し高速化することにある。 また、主記憶と演算器間の処理では、間接アドレスを生
成することなく演算を可能とする。 〔問題点を解決するための手段〕 上記目的は、ベクトルレジスタまたは主記憶上から演算
器へ転送される要素のアドレスを、加算により生成され
たアドレスのビット列とビットバタン生成回路により生
成されたビット列とから、論理回路により生成すること
により達成される。 〔作用〕 ベクトルレジスタから演算器へのデータ転送において、
転送すべきデータのアドレスは加算により生成されるア
ドレスのビット列とビットバタン生成回路により生成さ
れるビット列から、論理回路により生成されるため、パ
イトニックソートの場合、一定規則に従ってビットバタ
ン生成回路で生成されるビット列を変化させることによ
り、データを要速の順序入れがえのために主記憶に格納
することなくベクトルレジスタ上で全データをソート出
来、従って主記憶との転送回数の削減により高速化する
ことができる。 また、主記憶から演算器へのデータ転送においても同様
の手段により異なる要素番号間での演算を間接アドレス
を生成することなしに行なうことができる。 〔実施例〕 以下、本発明の実施例を図に従って詳細に説明する。 第１図は１本発明の１実施例システムの構成図である６
図中、１は命令語レジスタ、２は命令制御回路、３はビ
ットバタン生成回路、４は最小値最大値算定回路、５は
フェッチ／ストアアドレス生成回路、６，７．８は５と
同じフェッチ／ストアアドレス生成回路、９はベクトル
レジスタ、１０は主記憶である。 命令語レジスタ１には主記憶１ｏがら送られて来た命令
語が格納される。命令語の形式は演算を指定するための
ｏＰコードと、入力データの格納されているベクトルレ
ジスタＶＲＩ、ＶＲ２と、出力データを格納するための
ベクトルレジスタを指定するＶＨ３，ＶＨ２と、１本の
ベクトルレジスタに格納されている要素の数を指定する
ＶＬと、目標ソート長を指定するためのパラメータにと
、ビットバタンを指定するためのパラメータＢｌ。 Ｂ２とから成る。 ビットバタン生成回路３において１６．．１７は左シフ
ト演算器である。 最小値最大値算定回路４において１１，１２゜１４．１
５はデータ用レジスタであり、１３は比較器である。 フェッチ／ストアアドレス生成回路５において１８はセ
レクタであり、１９．２３はアドレス用レジスタであり
、２０はビットバタン用レジスタであり、２１はアドレ
ス用加算器であり、２２はアドレス変更用排他的ＯＲ回
路である。 フェッチ／ストアアドレス生成回路６，７．８はフェッ
チ／ストアアドレス生成回路と同様で、レジスタ２４，
２５．２６はアドレスレジスタ２３に対応する。 ベクトルレジスタ９には４組のベクトルレジスタＶＲＩ
、ＶＲ２，ＶＲ３，ＶＨ２があり、各組は８個の要素デ
ータをもつ。ベクトルレジスタ９の詳細な説明は第２図
で行なう。 次に動作を説明する。 ビットバタン生成回路３の動作は、命令語レジスタ１か
ら送られて来たビットバタンを指定するパラメータＢｌ
、Ｂ２によって、それぞれシフト演算器１６．１７で“
００１”をシフトし、その結果をそれぞれ線７１．７２
を通してフェッチ／ストアアドレス生成回路のビットバ
タン用レジスタに送る。 フェッチ／ストアアドレス生成回路５の動作は、命令制
御回路２から送られて来た起＃（５号によって、セレク
タ１８を通して“０”がアドレス用レジスタ１９へ格納
される。アドレス用レジスタ１９からアドレス加算器２
１へ送られて来たアドレスは＋１され再びアドレスレジ
スタ１９へ格納される。一方、線７４によってアドレス
変更用排他的ＯＲ回路に送られて来たアドレスは、ビッ
トバタン用レジスタから線７３によって送られて来たビ
ットバタンと排他的ＯＲがとられ、結果はアドレス用レ
ジスタ２３へ格納される。このアドレス用レジスタ２３
に格納されているアドレスはベクトルレジスタＶＲ２上
のアドレスとして使用される。 フェッチ／ストアアドレス回路６，７．８の動作も同様
であり、アドレス用レジスタ２４に格納されているアド
レスはベクトルレジスタＶＲＩ上のアドレスとして使用
され、アドレス用レジスタ２５に格納されているアドレ
スはベクトルレジスタＶＲ３上のアドレスとして使用さ
れ、アドレス用レジスタ２６に格納されているアドレス
はベクトルレジスタＶＲｄ上のアドレスとして使用され
る。 最小値最大値算定回路４の動作は、ベクトルレジスタ９
からそれぞれ線８０．８１を通して送られて来たデータ
が、データレジスタ１１．１２に格納される。次に、デ
ータレジスタ１１．１２からデータが比較器１３に送ら
れ、大きくない方がデータレジスタ１４、小さくない方
がデータレジスタ１５に格納されるか、あるいは、逆に
小さくない方がデータレジスタ１４、大きくない方がデ
ータレジスタ１５に格納される。データレジスタ１４．
１５に格納されているデータは、それぞれ線８２．８３
を通してベクトルレジスタ９に格納される。 第２＠は第１図のベクトルレジスタ９の詳細な図である
。 図中、３３，３４，３９，４０，４１．４２はデコーダ
であり、３５，３６．．３７，３８，４３゜４４．４５
，４６，４７，４８，４９．５０はＯＲ回路であり、２
９　ｇ　３０　＋　３１　ｔ　３２　ハヘ’）トルレジ
スタであり、５１．５２はセレクタである。 第１図の線８４は４本の線の束であり、その各各の線は
８４−１．８４−２．８４−３．８４−４であり、これ
らは第１図の命令語レジスタ１でそれぞれＶＲＩフィー
ルド、ＶＲ２フィールド。 ＶＲ３フィールド、ＶＲ４フィールドに接続している。 次に動作を説明する６ それぞれ線８２．８３を通してデコーダ３３゜３４へ送
られて来たデータは、それぞれ線８４−３．８４−４を
通して命令語レジスタｌから送られて来たＶＲ３フィー
ルドとＶＲ４フィールドにあるレジスタを指定する情報
によって、３５から３８までのＯＲ回路に振り分けられ
る。また、それぞれ線７９，７８７．通して送られて来
たベクトルレジスタ上の入力用アドレスについても同様
であり、それぞれ線７６．７７を通して送られて来たベ
クトルレジスタ上の出力用アドレスについても同様であ
る。一方、セレクタ５１．．５２にベクトルレジスタ２
９，３０，３１．３２から送られて来たデータは、それ
ぞれ線８４−１．８４−２を通して命令語レジスタ１か
ら送られて来たＶＲ１フィールドとＶＲ２フィールドに
ある情報によって、ｇｓｏ、ｓｔに送られるデータが決
まる。 第２図を出力データがベクトルレジスタ２９から送られ
、入力データがベクトルレジスタ３１へ送られるものと
して動作を詳細に説明する。 線８２を通して第１図のレジスタ１４からデコーダ３３
に送られて来たデータは、線８４−３を通して送られ来
た情報により、ＯＲ回路３７へ送られる。一方、デコー
ダ４２に第１図のレジスタ２５からＬ＆７８を通して送
られて来たアドレスは、線８４−３を通して送られて来
た情報によりＯＲ回路４８へ送られる。ＯＲ回路４８か
らベクトルレジスタ３１へ送られて来るアドレスに従っ
てＯＲ回路３７からベクトルレジスタ３１へ送られて来
るデータは格納される。線８３を通して送られて来たデ
ータがベクトルレジスタ３２へ格納されることについて
も同様である。 次に、デコーダ３９に第１図のレジスタ２４から送られ
て来たアドレスは、線８４−１により送られて来た情報
により、ＯＲ回路４３へ送られる。 ＯＲ回路４３からベクトルレジスタ２９へ送られて来た
アドレスに従い、ベクトルレジスタ２９からデータがセ
レクタ５１．５２へ送られる。ベクトルレジスタ３０に
ついても同様である。セレクタ５１に１Ｓ８４−１から
送られて来た情報によりベクトルレジスタ２９から送ら
れ来たデータが線８０を送して第１図のレジスタ１１へ
送られる。 セレクタ５２についても同様である。 第３図は、データの処理形態の一例を示した図である。 この図は第１図で線７１を通してｏｏｏ”が送られ、線
７２を通して”　０１０　”が送らて来た場合である。 第１に、ベクトルレジスタ２９から“３″が比較器１３
に送られる一方、第１図の排他ＯＲ回路２２で“０１０
”と“０００”の排他ＯＲが取られた結果である“０１
０”なるアドレスに従ってベクトルレジスタ３０からは
１６が比較器１３に送られる。これ等は大きくない方が
ベクトルレジスタ３１に送られ、小さくない方がバク１
−ルレジスタ３２に送られ指定されたアドレスに従って
格納される。 第２に、バク１−ルレジスタ２９から１１が比較器１３
に送られる一方、”　０１０”と“Ｑ　Ｑ　ｉ　１１の
排他ＯＲである“０１１　”に従ってベクトルレジスタ
３０から６が比較器１３に送られ、大きくない方がベク
トルレジスタ３１に格納され、小さくない方が、ベク１
へルレジスタ３２に格納される。 第３に、ベクトルレジスタ２９から１３が比較器１３に
送られる一方、“０１０”と０１０″の排他ＯＲである
“ＯＯＯ”に従いベクトルレジスタ３０から７が比較器
１３に送られる。このときは第１図の命令制御回路２か
ら線８５によって送られて来る信号によって、小さくな
い方をベクトルレジスタ３１へ送り、大きくない方をベ
クトルレジスタ３２へ送る。 以下、同様である。 第４図はパイプラインの各ステージを表わした図である
。図中ＡＦＬ、ＡＦ２．ＡＳＩ、ＡＳ２はそれぞれ第１
図のアドレスレジスタ２４，２３゜２５．２６であり、
ＤＦｌ、ＤＦ２．ＤＳＬ。 ＤＳ２はそれぞれ第１図のデータレジスタ１１゜１２．
１４，１５である。 第１サイクルではＡＦＬ、ＡＦ２の中身はそれぞれ第３
図の３，１６のアドレス“ｏｏｏ”。 ”　０１０　”である。 第２サイクルでは、ＡＦＬ、ＡＦ２の中身はそれぞれ第
３図の１１，６のアドレス“００１”。 “０１１”であり、ΔＳｌ、ＡＳ２の中身はそれぞれ３
，１６の格納先アドレス“０００”。 “０１０”であり、ＤＰＩ、ＤＦ２の中身はそれぞれデ
ータ３，１６である。 第３サイクルでは、ＡＦｌ、ＡＦ２の中身はそれぞれ第
３図の１３，７のアドレス“０１０″。 “０００”であり、ＡＳＩ、ＡＳ２の中身はそれぞれ６
，１１の格納先アドレス“ＯＯ１”　。 “０１１　”であり、ＤＰＩ、ＤＦ２の中身はそれぞれ
データ１１，６であり、ＤＳｌ、ＤＳ２の中身はそれぞ
れデータ３，１Ｇの比較結果である３゜１６である。 以下、第８ステージまでは同様である。 第９ステージでは、フェッチ用データアドレスの終了に
より、ＡＳＩ、ＡＳ２の中身はそれぞれデータ５，１０
の格納先アドレスである“１１１”。 ”　１０１”であり、ＤＰＩ、ＤＦ２の中身は、それぞ
れデータ５，１０であり、ＤＳＬ、ＤＳ２の中身はそれ
ぞれ、データ１４，４の比較結果である４、１４である
。 第１０サイクルでは、ＤＳＬ、ＤＳ２の中身がそれぞれ
、データ５，１０の比較結果である５゜１０でありこれ
等をベクトルレジスタへ格納した時点で処理は完了する
。 第５図、第６図は本実施例で扱われる命令の処理である
。 図中、第１図の命令語をＢＳＲＴ　（ＶＲＩ。 ＶＨ２，ＶＨ２，ＶＨ４，ＶＬ、に、Ｂｌ、Ｂ２）と書
く。 ここでＢ１は、ＶＲｌ、ＶＨ２のアドレスの変更を与え
るパラメータであり、Ｂ２はＶＨ２゜Ｖ　Ｒ４のアドレ
スの変更を与えるパラメータである。本実施例ではＶＲ
Ｉ、ＶＴ３のアドレスは変更する必要がないので８１＝
３とする。Ｂ１＝３のときは’　ＯＯ１”を３ビツト左
にシフトするため結果は”　ｏ　ｏ　ｏ　”となり排他
的ＯＲをとってもアドレスの変更はおこらない。 ベクトルレジスタ２９と３０との間に書かれている矢印
は互いに比較する要素を指している。第５図は０≦Ｂ２
く３のときの処理であり、第６図はＢ２＝３のときの処
理である。 第５図において、ベクトルレジスタ２９の第１要素３に
対してベクトルレジスタ３０の第８２＋１要素１６が比
較され、大きくない方がベクトルレジスタ３１に格納さ
れ、小さくない方がベクトルレジスタ３２に格納される
。続いてベクトルレジスタ２９の第２要素１１とベクト
ルレジスタ３０の第Ｂ　２＋Ｂ　２要′Ｍ６とが比較さ
れ大きくない方がベクトルレジスタ３１に格納され、小
さくない方がベクトルレジスタ３２に格納される。 ベクトルレジスタ２９の第３要素１３に対し、ベクトル
レジスタ３０の第１要素７が比較され。 今度は小さくない方がベクトルレジスタ３１に格納され
、大きくない方がベクトルレジスタ３２に格納される。 続いて、ベクトルレジスタ２９の第４要素１に対し、ベ
クトルレジスタ３０の第Ｂ２要素１２が比較され、小さ
くない方がベクトルレジスタ３１に格納され、大きくな
い方がバク１−ルレジスタ３２に格納される。これがパ
ラメータＫによるに個毎の区切りがあるまで繰り返され
る。 パラメータにの指定により今度は逆に、ベクトルレジス
タ２９の第５要素２に対し、ベクトルレジスタ３０の第
に＋８２−１−１要素１５が比較され、小さくない方が
ベクトルレジスタ３１に格納され、大きくない方がベク
トルレジスタ３２に格納される。 以下同様であり、Ｋ個毎の区切りまで縁り返され、に個
毎の区切りで大小出力を逆転する。 第６図において、即ちＢ１＝Ｂ２＝３のとき、Ｋは無視
され、ベクトルレジスタ２９とバク１−ルレジスタ３０
の同じ要素番号のデータを比較して、大きくない方をベ
クトルレジスタ３１に、小さくない方をベクトルレジス
タ３２に格納する。 第７図、第８図を用いて、ベクトルレジスタ内にあるデ
ータを、主記憶との転送なしに、ソートする方法につい
て述べる。 第７図において、６１により、ベクトルレジスタ間で同
一要素番号間のソートが成される。 ただし、Ｎは１１本のベクトルレジスタに格納可能な要
素の最大個数の２を底とする対数の小数部分を切り上げ
た数。 ６２でに＝２とおくことによって、４個毎のデ′−夕を
ソートする事を目標とする。 ここで４個毎のデータとは２本のベクトルレジスタ上の
両方の第１要素と両方の第２要素の組、両方の第３要素
と両方の第４要素の組等のことである。６３は２×２Ｂ
個のデータに対してバイトニックソートアルゴリズムを
適用することが目標であることを示す。６４はバイトニ
ックソートアルゴリズムの基本演算を適用する事を示し
、６５はそのときにベクトルレジスタ上の異なる要素番
号間の比較で生じたデータ格納位置のずれを修正するこ
とを示す、６６は目標ソート長までソート出来たかどう
かの判定であり、６７はバイトニックソートアルゴリズ
ムの基本演算を繰り返すためのパラメータの更新であり
、６８は全体のソートが完了したかどうかの判定であり
、６９は目標ソート長の拡大である。 第８図において、最初の矢印は第７図の６１を実行した
結果である。その他の矢印は第７図の最内側ループから
出るときを示し、またそのときのベクトルレジスタの状
態が矢印の終点側に書かれている。一番最後に書かれて
いるベクトルレジスタは、第７図の全処理が終了したと
きのベクトルレジスタの状態である。従って、ベクトル
レジスタ上で、ベクトルレジスタ上の全データをソート
できる。 以上、実施例の効果は、ベクトルレジスタ上の全データ
をソースする際に、主記憶との転送を不要とするため、
その分処理が高速化される。 第９図、第１０図、第１１図は本発明を主記憶と演算器
間で適用した場合の高速フーリエ変換に関する実施例で
ある。 第１図において、１０１は命令語レジスタ、１０２は命
令制御回路、１０３はビットバタン生成回路、１０４は
フェッチ／ストアアドレス生成回路、１０５は主記憶、
１０６は演算器である。 命令語レジスタ１０１には主記憶１０５から送られて来
た命令語が格納される。命令語の形式は演算を指定する
ためのＯＰコードと、出力データを格納する領域の先頭
アドレスＳＡＩと、入力データの先頭アドレスＳＡ２．
ＳＡ３と、入力データの個数ＶＬと、ビットバタンを指
定するためのパラメータＢとから成る。 ビットバタン生成回路１０３において１０７は左シフト
演算器である。 フェッチ／ストアアドレス生成回路１０４において、１
０８，１１２，１２０はセレクタであり、１０９．１１
１は出力データ用のアドレスレジスタであり、１１０は
アドレス加算器であり、１３８は１ビツトのブリップフ
ロップであり、１１３゜１１６．１１９，１２１，１２
４は入力データ用アドレスレジスタであり、１１７はピ
ッ１−バタン用レジスタであり、１１４，１２２はアド
レス加算器であり、１１８は排他的ＯＲ回路であり、１
１５．１２３は１ビツトのフリップフロップである。 主記憶１０５において、１２５，１２６は入力データで
あり、１２７は出力データである。 演算器１０６において、１２８，１２９，１３３は入力
データ用レジスタであり、１３０，１３１はセレクタで
あり、１３２はＮ０Ｔｕ路であり、１３４．１３５は乗
算器であり、１３６は加算器であり、１３７は出力デー
タ用レジスタである。 次に動作を説明する。 ビットバタン生成回路１０３の動作は、命令語レジスタ
１０１から送られて来たビットパタンを指定するパラメ
ータＢによって、シフト演算器１０７で“０１″はシフ
トされ、その結果は線１５１を通してビットバタン用レ
ジスタ１１７に格納される。 フェッチ／ストアアドレス生成回路１０４の動作は、命
令制御回路１０２から送られて来た起動信号によって、
それぞれセレクタ１１２，１２０を通して、入力データ
の先頭アドレスＳＡ２゜ＳＡ３がアドレスレジスタ１１
３，１２１に格納される。アドレスレジスタ１１３に格
納されているアドレスは、加算器１１４とフリップフロ
ップ１１５と、排他的ＯＲ回路１１８へ送られる。加算
器１１４へ送られて来たアドレスは＋１され再びアドレ
スレジスタ１１３へ格納される。フリップフロップ１１
５へ送られて来たアドレスはアドレスレジスタ１１６へ
送られ、入力データアドレスとして使用される。排他的
ＯＲ回路へ送られて来たアドレスは、ビットバタンレジ
スタ１１７から送られて来たビットパタンと排他的ＯＲ
がとられ、その結果がアドレスレジスタ１１９へ送られ
。 入力データ用アドレスとして使用される。アドレスレジ
スタ１２１に格納されているアドレスは、加算器１２２
と、フリップフロップ１２３へ送られる。加算器１２２
へ送られて来たアドレスは＋１され再びアドレスレジス
タ１２１へ格納される。 フリップフロップ１２３へ送られて来たアドレスはアド
レスレジスタ１２４へ送られ、入力データ用アドレスと
して使用される。一方、命令制御回路１０２からセレク
タ１０８へ送られて来た起動信号によってアドレスレジ
スタ１０９に出力データの先頭アドレスが格納される。 アドレスレジスタ１０９に格納されているアドレスは、
加算器１１０と、フリッププロップ１３８へ送られろ。 加算器１１０へ送られて来たアドレスは＋１され再びア
ドレスレジスタ１０９へ格納される。フリップフロップ
１３８へ送られて来たアドレスは、アドレスレジスタ１
１１へ送られ出力データ用アドレスとして使用される。 主記憶１０５上ではデータ１２６の先頭アドレスは“Ｏ
ＯＯ”であるとし、データ１２７の先頭アドレスは“１
００”であるとする。 演算器１０６の動作は、線１５３を通して指定された主
記憶上のデータが、線１５６を通してデータレジスタ１
２９に格納され、線１５４を通して指定された主記憶−
ヒのデータが、１％１５８を通してデータレジスタ１３
３に格納され、線】５２を通して指定された主記憶上の
データが、線１５７を通してデータレジスタ１２８に格
納される。 データレジスタ１２８に格納されているデータはセレク
タ１３０，１３１に送られ、命令制御回路１０２から線
１６０によって送られて来た信号と、ＮＯＴ回路１３２
によって、乗算器１３４か乗算器１３５のどちらか一方
にのみ送られる。 乗算器１３４では、データレジスタ１２９から送られて
来たデータと、データレジスタ１２８から送られて来た
データ（又は“１”）と乗算が行なわれその結果が加算
器１３６へ送られる。乗算器１３５についても同様であ
る。 加算器１３６で加算された結果はデータレジスタ１３７
へ送られる。 データレジスタ１３７に格納されているデータは線１５
５を通して主記憶上に指定されたアドレスに格納される
。 第１０図はデータの処理形態の一列を示した図である。 この図は第９図の命令語でＢ＝１とした場合である。以
下、第９図と第１０図によって処理を示す。 第９図のアドレスレジスタ１２４内のアドレスに従いデ
ータ１２５からは、順次Ｗ０９　Ｗｏｌ　Ｗ”９Ｗ２が
データレジスタ１２８へ転送される。アドレスレジスタ
１１６内のアドレスに従いデータ１２６からは、順次ｘ
ｏ（０）、ｘｏ（１）＝　ｘｏ（２）。 ｘｏ（３）がデータレジスタ１２８へ転送される。 アドレスレジスタ１１９内のアドレスに従いデータ１２
６から、　ｘｏ（２）、　ｘｏ（３）、　ｘｏ（０）。 ｘｏ（１）の順でデータレジスタ１３３へ転送される。 第９図乗算器１３４では、順次、１とｘｏ（０）の積、
１とｘｏ（１）の積ｔ　ｗ”とｘｏ（２）の積。 ＷＺとｘｏ（３）の積が行なわれ加算器１３６へ送られ
る。乗算器１３５についても同様である。 第９図加算器１３６では順次、ｘｏ（０）とＷ’ｘｏ（
２）の和、ｘｏ（１）とＷ’ｘｏ（３）の和。 Ｗ　２ｘ　ｏ　（２）とｘｏ（０）の和、Ｗ”ｘｏ（３
）とｘｏ（１）の和が行なわれ結果がデータレジスタ１
３７へ送られる。これがデータ１２７の位置へ格納され
る。 第１１図はホ９の命令を用いて高速フーリエ変換を行な
う場合のフローチャートである。 ここでＶＬは２の巾乗としである。また、第９図の命令
語をデータアドレスの表示を略した上でＦＦＴ　（ＶＬ
、Ｂ）　と略記する。 第１１図において１４１はビットパタンを与えるパラメ
ータの初期設定である。１４２は既存の命令による高速
フーリエ変換を与える係数列の生成である。１４３は本
実施例の命令の適用である。 １４４は、高速フーリエ変換が終了したかどうかの判定
であり、１４５はビットパタンを与えるパラメータの更
新である。 たとえば、ＶＬ＝４（７）場合、第１１図１４１により
Ｂ＝１となり、１４２では し、１４３で本命令を実行し、これは第１０図に書かれ
ている通りになる。次に、Ｂ＝１であることより１４４
から１４５へ流れ、Ｂ＝Ｏとなる。 今度は、１４２で生成される係数列はＷ’、Ｗ２ｔｗ’
ｔ　ｗｓであり、１４３で命令が実行されることにより
高速フーリエ変換が完了する。 以上、実施例の効果は、命令語から直接演算する要素番
号間の規則が指定出来るため、フェッチ／ストア用の間
接アドレスを生成しなくてすむという効果がある。 〔発明の効果〕 本発明によれば、ベクトルレジスタを備えたスーパコン
ピュータ上で、一定規側に従いベクトルレジスタ上の要
素番号の異なる要素間で演算が行なえるため、データを
主記憶に格納して要素の順序を入れかえた後にベクトル
レジスタにデータを転送することなく、ベクトルレジス
タ間で引き続いて演算が行なえ高速化が図れるという効
果がある。 また、主記憶と演算器間の演算において間接アドレスの
生成を必要としないという効果がある。

【図面の簡単な説明】

第１図は本発明を実施した計算機システムの概要図、第
２図はベクトルレジスタの説明図、第３図は本発明によ
るデータの流れの説明図、第４図はタイムチャート、第
５図は命令の動作の説明図、第６図は命令の動作の説明
図、第７図は全データのソートを行なうためのフローチ
ャート、第８図はベクトルレジスタ上のデータがソート
される過程、第９図は本発明を実施した他の計算機シス
テムの概略図、第１０図はデータの流れの説明図、第１
１図は高速フーリエ変換のためのフローチャート。 ３・・・ビットバタン生成回路、４・・・最小値最大値
算定回路、５・・・フェッチ／ストアアドレス生成回路
、６・・・ベクトルレジスタ。

Claims (1)

1. 【特許請求の範囲】 １、ベクトルオペランドを指定する情報として、ベクト
   ルの要素数と、入力データの格納されている記憶域を指
   定する情報と出力データを格納するための記憶域を指定
   する情報と、ベクトルデータ記憶域のアドレスを変更す
   るためパラメータを持ち、前記パラメータを入力として
   アドレス変更用ビット列を生成する手段と、加算による
   アドレス生成回路と、前記アドレスと前記アドレス変更
   用ビット列とから新しいアドレスを生成するための論理
   回路とを備え、アドレス変更用パラメータで指定される
   一定規則に従い、ベクトルデータ記憶域内の要素番号の
   異なる要素間で演算を行なうことを特徴とするベクトル
   処理装置。 ２、該入力データが格納されている記憶域、該出力デー
   タを格納するための記憶域はベクトルレジスタであるこ
   とを特徴とする第１項のベクトル処理装置。