JPS6295926A - 過電圧保護回路 - Google Patents
過電圧保護回路Info
- Publication number
- JPS6295926A JPS6295926A JP23614885A JP23614885A JPS6295926A JP S6295926 A JPS6295926 A JP S6295926A JP 23614885 A JP23614885 A JP 23614885A JP 23614885 A JP23614885 A JP 23614885A JP S6295926 A JPS6295926 A JP S6295926A
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- JP
- Japan
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- transistor
- terminal
- load
- power supply
- input terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、過電圧から負荷を保護する回路に関し、特に
プラス電源電圧及びマイナス電源電圧を使用している負
荷に対する過電圧保護回路に関する。
プラス電源電圧及びマイナス電源電圧を使用している負
荷に対する過電圧保護回路に関する。
（従来の技術）
電源部から出力されるプラス電源電圧と接地間及びマイ
ナス電源電圧と接地間で動作する負荷回路が多く用いら
れる。このような負荷回路に所要の電圧を供給するのに
負荷回路と電源部とをケーブル及びコネクタ等で接合す
る場合、接地電位を共通にするという理由及び接地電位
を別にすると複雑になるという理由等により、負荷側に
於てプラス電源電圧の接地とマイナス電源電圧の接地と
を共通にした第３図に示すような回路方式を使用するの
が一般的である。
ナス電源電圧と接地間で動作する負荷回路が多く用いら
れる。このような負荷回路に所要の電圧を供給するのに
負荷回路と電源部とをケーブル及びコネクタ等で接合す
る場合、接地電位を共通にするという理由及び接地電位
を別にすると複雑になるという理由等により、負荷側に
於てプラス電源電圧の接地とマイナス電源電圧の接地と
を共通にした第３図に示すような回路方式を使用するの
が一般的である。
（発明が解決しようとする問題点）
第３図は、電源電圧としてプラス電源電圧（＋ＶＩ）と
マイナス電源電圧（−Ｖｉ ）を使用している回路で（
Ｖ□＞Ｏ，’／！−Ｖ２（Ｖ２＞０）、負荷回路１０８
はプラス電ＲＭ、圧（＋ｌ／、 ）と接地、負荷回路１
０９はマイナス電ｆｉ！圧（−Ｖｊ ）と接地によって
それぞれ動作し、プラス電源電圧入力端子１、接地入力
端子２、及びマイナス電源重圧入力端子３は、電源部と
ケーブル等で接続されている。このような回路構成に於
て、電源部と第３図の回路の′￥ｌＬＲ端子との接続の
際、プラス電源電圧入力端子１及びマイナス電Ｒ電圧入
力端子３が、接地入力端子２より先に接続された場合、
又は接地入力端子２がプラスｔ＊’ｔｌＥ圧入力端子１
及びマイナス電源電圧入力端子３より先に切り離された
場合、負荷回路１０８の負荷抵抗を２８、負荷１０９の
負荷抵抗を２．とすると、接地入力端子２の電位は、が
印加され、負荷回路上０８の回路素子が破壊されが印加
され、負荷回路１０９の回路素子が破壊されることがあ
った。
マイナス電源電圧（−Ｖｉ ）を使用している回路で（
Ｖ□＞Ｏ，’／！−Ｖ２（Ｖ２＞０）、負荷回路１０８
はプラス電ＲＭ、圧（＋ｌ／、 ）と接地、負荷回路１
０９はマイナス電ｆｉ！圧（−Ｖｊ ）と接地によって
それぞれ動作し、プラス電源電圧入力端子１、接地入力
端子２、及びマイナス電源重圧入力端子３は、電源部と
ケーブル等で接続されている。このような回路構成に於
て、電源部と第３図の回路の′￥ｌＬＲ端子との接続の
際、プラス電源電圧入力端子１及びマイナス電Ｒ電圧入
力端子３が、接地入力端子２より先に接続された場合、
又は接地入力端子２がプラスｔ＊’ｔｌＥ圧入力端子１
及びマイナス電源電圧入力端子３より先に切り離された
場合、負荷回路１０８の負荷抵抗を２８、負荷１０９の
負荷抵抗を２．とすると、接地入力端子２の電位は、が
印加され、負荷回路上０８の回路素子が破壊されが印加
され、負荷回路１０９の回路素子が破壊されることがあ
った。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、＋■□（Ｖｌ ＞ ｏ ）の電位に接続される第１の
端子と、接地電位に接続される第２の端子と、 −Ｖｌ
（Ｖ、 ＞ ｏ ）の電位に接続される第３の端子と
からなる入力端子部から直流電力を受け、＋Ｖ、の電圧
を抵抗がＺ１の第１の負荷に供給し、−Ｖ。
、＋■□（Ｖｌ ＞ ｏ ）の電位に接続される第１の
端子と、接地電位に接続される第２の端子と、 −Ｖｌ
（Ｖ、 ＞ ｏ ）の電位に接続される第３の端子と
からなる入力端子部から直流電力を受け、＋Ｖ、の電圧
を抵抗がＺ１の第１の負荷に供給し、−Ｖ。
の電圧を抵抗が２．の第２の負荷に供給し、第４の端子
及び前記第２の端子が前記第１の負荷の正１圧入力端子
及び接地端子にそれぞれ接続してあり、第５の端子及び
前記第２の端子が前記第２の負荷の負電圧入力端子及び
接地端子にそれぞれ接続してある過電圧保護回路であっ
て：前記第１又は第３の端子にエミッタが、前記第４又
は第５の端子にコレクタがそれぞれ接続してある第１の
トランジスタと、この第１のトランジスタのベース及び
前記エミッタにコレクタ及びエミッタがそれぞれ接続し
てある第２のトランジスタと、この第２のトランジスタ
の前記エミッタとベースとの間に接続してある第１の抵
抗器と、前記第２のトランジスタのベースに一端が接続
してありツェナー電圧がＶ、のツェナーダイオードと、
このツェナーダイオードの他端と前記第２の端子との間
に接続してある第２の抵抗器と、前記第１のトランジス
夕の前記ベースと前記第３又は第１の端子との間に接続
してある第３の抵抗器とからなり：前記第１のトランジ
スタの前記エミッタ及びコレクタが前記第１及び第４の
端子にそれぞれ接続してあるときには、前記第１及び第
２のトランジスタはｐｎｐ型であり、前記ツェナーダイ
オードのカソードが前記第２のトランジスタの前記ベー
スに接続してあり、前記第３の抵抗器は前記第１のトラ
ンジスタの前記ベースと前記第３の端子との間に接り；
前記第１のトランジスタの前記エミッタ及びコレクタが
前記第３及び前記第５の端子にそれぞれ接続してあると
きには、前記第１及び第２のトランジスタはｎｐｎ型で
あり、前記ツェナーダイオードのアノードが前記第２の
トランジスタのベースに接続してあり、前記第３の抵抗
器は前記第１のトランジスタの前記ベースと前記第１の
端なる関係にあることを特徴とする。
及び前記第２の端子が前記第１の負荷の正１圧入力端子
及び接地端子にそれぞれ接続してあり、第５の端子及び
前記第２の端子が前記第２の負荷の負電圧入力端子及び
接地端子にそれぞれ接続してある過電圧保護回路であっ
て：前記第１又は第３の端子にエミッタが、前記第４又
は第５の端子にコレクタがそれぞれ接続してある第１の
トランジスタと、この第１のトランジスタのベース及び
前記エミッタにコレクタ及びエミッタがそれぞれ接続し
てある第２のトランジスタと、この第２のトランジスタ
の前記エミッタとベースとの間に接続してある第１の抵
抗器と、前記第２のトランジスタのベースに一端が接続
してありツェナー電圧がＶ、のツェナーダイオードと、
このツェナーダイオードの他端と前記第２の端子との間
に接続してある第２の抵抗器と、前記第１のトランジス
夕の前記ベースと前記第３又は第１の端子との間に接続
してある第３の抵抗器とからなり：前記第１のトランジ
スタの前記エミッタ及びコレクタが前記第１及び第４の
端子にそれぞれ接続してあるときには、前記第１及び第
２のトランジスタはｐｎｐ型であり、前記ツェナーダイ
オードのカソードが前記第２のトランジスタの前記ベー
スに接続してあり、前記第３の抵抗器は前記第１のトラ
ンジスタの前記ベースと前記第３の端子との間に接り；
前記第１のトランジスタの前記エミッタ及びコレクタが
前記第３及び前記第５の端子にそれぞれ接続してあると
きには、前記第１及び第２のトランジスタはｎｐｎ型で
あり、前記ツェナーダイオードのアノードが前記第２の
トランジスタのベースに接続してあり、前記第３の抵抗
器は前記第１のトランジスタの前記ベースと前記第１の
端なる関係にあることを特徴とする。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図及び第２図は、本発明第１及び第２の一実施例を
それぞれ示す回路図であり、第１図及至第３図に於て、
同一番号のものは同じ構成要素を表わしている。第１図
実施例は、プラス電源電圧をｖｌ、負荷回路１０８の負
荷抵抗を２１、マイナス電源電圧を−Ｖ！（Ｖｌ＞０）
、負荷回路１０９の負荷抵抗まず第１図実施例の動作に
ついて説明する。本実施例において、１０４ 、１０５
はｐｎｐトランジスタ、１０２はツェナーダイオード、
１０３ 、１０４ 、１０６は抵抗器、１０７はバイパ
スコンデンサーであり、１０８はプラス電源電圧■１と
接地によって動作する負荷抵抗ＺＩの負荷回路であり、
１０９はマイナス電源電圧−■よと接地によって動作す
る負荷抵抗２．の負荷回路である。ツェナーダイオード
１０２のツェナー電圧をＶ、とすると、ｖ、 ＜ｖｓ
＜ｖ、 ＋ｖよの範囲で負荷回路１０８に印加される電
圧がＶ８以上になった場合、過電圧保護回路が働くよう
にＶ、は選定してある。
それぞれ示す回路図であり、第１図及至第３図に於て、
同一番号のものは同じ構成要素を表わしている。第１図
実施例は、プラス電源電圧をｖｌ、負荷回路１０８の負
荷抵抗を２１、マイナス電源電圧を−Ｖ！（Ｖｌ＞０）
、負荷回路１０９の負荷抵抗まず第１図実施例の動作に
ついて説明する。本実施例において、１０４ 、１０５
はｐｎｐトランジスタ、１０２はツェナーダイオード、
１０３ 、１０４ 、１０６は抵抗器、１０７はバイパ
スコンデンサーであり、１０８はプラス電源電圧■１と
接地によって動作する負荷抵抗ＺＩの負荷回路であり、
１０９はマイナス電源電圧−■よと接地によって動作す
る負荷抵抗２．の負荷回路である。ツェナーダイオード
１０２のツェナー電圧をＶ、とすると、ｖ、 ＜ｖｓ
＜ｖ、 ＋ｖよの範囲で負荷回路１０８に印加される電
圧がＶ８以上になった場合、過電圧保護回路が働くよう
にＶ、は選定してある。
このような第１図実施例で、プラス電源電圧入力端子１
、接地入力端子２及びマイナス電源電圧入力端子３が正
規につながっている場合は、ツェナーダイオード１０２
はオフ、トランジスタ１０４はオフ、トランジスタ１０
５はオンになり、負荷１０８には正規のプラス′ｗｔ源
電圧＋■１が印加きれる。次に、電源電圧入力端子と電
源部との接続を切る場合、接地入力端子２だけの接続が
端子１及び３の遮断より先に切れた場合、負荷回路１０
８には、ナー電圧■、を選定すれば、負荷回路１０８に
印加される電圧が７３以上になった時、ツェナーダイオ
ード１０２がオンとなり、トランジスタ１０４はオン、
トランジスタ１０５はオフになり、負荷回路１０８には
電圧が印加きれない状態となり、７８以上の過電圧に対
して負荷回路１０８は保護される。また、電源部と電源
電圧入力端子とを接続する際に、プラス電源電圧入力端
子１とマイナス電源電圧入力端子３とを接地入力端子２
よりも先に接続した場合にも、上に説明した如く、負荷
回路１０Ｂは保護される。又、接地入力端子２だけが、
電源部の接地と接続きれていない状態から正規に接続き
れた状態に移行すると、ツェナーダイオード１０２のア
ノードとカソード間の電圧はＶ、（＜Ｖｓ）となり、ツ
ェナーダイオード１０２はオフ、トランジスタ１０４は
オフ、トランジスタ１０５はオンとなり、正規の電圧Ｖ
、 、 Ｖ、が、負荷回路１０８ 、１０９に印加され
る。尚、バイパスコンデンサー１０７は、上述の状態の
切り換えの速度を速める働きをする。
、接地入力端子２及びマイナス電源電圧入力端子３が正
規につながっている場合は、ツェナーダイオード１０２
はオフ、トランジスタ１０４はオフ、トランジスタ１０
５はオンになり、負荷１０８には正規のプラス′ｗｔ源
電圧＋■１が印加きれる。次に、電源電圧入力端子と電
源部との接続を切る場合、接地入力端子２だけの接続が
端子１及び３の遮断より先に切れた場合、負荷回路１０
８には、ナー電圧■、を選定すれば、負荷回路１０８に
印加される電圧が７３以上になった時、ツェナーダイオ
ード１０２がオンとなり、トランジスタ１０４はオン、
トランジスタ１０５はオフになり、負荷回路１０８には
電圧が印加きれない状態となり、７８以上の過電圧に対
して負荷回路１０８は保護される。また、電源部と電源
電圧入力端子とを接続する際に、プラス電源電圧入力端
子１とマイナス電源電圧入力端子３とを接地入力端子２
よりも先に接続した場合にも、上に説明した如く、負荷
回路１０Ｂは保護される。又、接地入力端子２だけが、
電源部の接地と接続きれていない状態から正規に接続き
れた状態に移行すると、ツェナーダイオード１０２のア
ノードとカソード間の電圧はＶ、（＜Ｖｓ）となり、ツ
ェナーダイオード１０２はオフ、トランジスタ１０４は
オフ、トランジスタ１０５はオンとなり、正規の電圧Ｖ
、 、 Ｖ、が、負荷回路１０８ 、１０９に印加され
る。尚、バイパスコンデンサー１０７は、上述の状態の
切り換えの速度を速める働きをする。
第２図の実施例では１１０ 、１１１はｎｐｎ ）−ラ
ンジスれる。ツェナーダイオード１０２のツェナー電圧
をｖ４とすると、Ｖｔ＜Ｖ４＜Ｖ＋＋Ｖｔ’）範Ｈ−ｃ
’負荷１０９に印加きれる電圧が７４以上になった場合
、過電圧保護回路が慟（ようにｖ４は選定してある。こ
のような第２図の回路に於ては、前述の第１図の実施例
と同様に、プラス電源電圧入力端子１、接地入力端子２
及びマイナス電源電圧入力端子３が正規に電源部と接続
されている場合は、ツェナーダイオード１０２はオフ、
トランジスタ１１０は才）、トランジスタ１１１はオン
になり負荷１０９には正規の電源電圧−■、が印加され
る。次に、接地入力端子２だけが接、Ｉ！キれてなくて
プラス電源電圧入力端子１及びマイナス電源電圧入力端
子３は接続されているの過電圧が印加されることになる
が、 定すれば、負荷回路１０９に印加される電圧が７４以上
になった時、ツェナーダイオード１０２がオンとなり、
トランジスタ１１０はオン、トランジスタ１１１はオフ
になり、負荷回路１０９には重圧が印加されない状態と
なり、７４以上の過電圧に対して保護されることになる
。又、接地入力端子だけが、１１！ｓ部の接地に接続さ
れていない状態から正規に接続された状態に移行すると
、ツェナーダイオード１０２のアノードとカソードとの
間の電圧はｖ２（＜Ｖ、）となりツェナーダイオード１
０２は才ブ、トランジスタ１１０はオフ、トランジスタ
１１１はオンとなり、正規の電圧Ｖ、 、 Ｖ、がそれ
ぞれ負荷回路１０８ 、１０９に印加される。
ンジスれる。ツェナーダイオード１０２のツェナー電圧
をｖ４とすると、Ｖｔ＜Ｖ４＜Ｖ＋＋Ｖｔ’）範Ｈ−ｃ
’負荷１０９に印加きれる電圧が７４以上になった場合
、過電圧保護回路が慟（ようにｖ４は選定してある。こ
のような第２図の回路に於ては、前述の第１図の実施例
と同様に、プラス電源電圧入力端子１、接地入力端子２
及びマイナス電源電圧入力端子３が正規に電源部と接続
されている場合は、ツェナーダイオード１０２はオフ、
トランジスタ１１０は才）、トランジスタ１１１はオン
になり負荷１０９には正規の電源電圧−■、が印加され
る。次に、接地入力端子２だけが接、Ｉ！キれてなくて
プラス電源電圧入力端子１及びマイナス電源電圧入力端
子３は接続されているの過電圧が印加されることになる
が、 定すれば、負荷回路１０９に印加される電圧が７４以上
になった時、ツェナーダイオード１０２がオンとなり、
トランジスタ１１０はオン、トランジスタ１１１はオフ
になり、負荷回路１０９には重圧が印加されない状態と
なり、７４以上の過電圧に対して保護されることになる
。又、接地入力端子だけが、１１！ｓ部の接地に接続さ
れていない状態から正規に接続された状態に移行すると
、ツェナーダイオード１０２のアノードとカソードとの
間の電圧はｖ２（＜Ｖ、）となりツェナーダイオード１
０２は才ブ、トランジスタ１１０はオフ、トランジスタ
１１１はオンとなり、正規の電圧Ｖ、 、 Ｖ、がそれ
ぞれ負荷回路１０８ 、１０９に印加される。
（発明の効果）
以上説明したように本発明によれば、を源側の電源電圧
出力端子と負荷側の電源電圧入力端子との接続、取外し
、又はフネクタ等の不良等によって起こりうる接地端子
の無接触状態による過電圧発生に対して、負荷回路の破
壊を防ぐことができる。
出力端子と負荷側の電源電圧入力端子との接続、取外し
、又はフネクタ等の不良等によって起こりうる接地端子
の無接触状態による過電圧発生に対して、負荷回路の破
壊を防ぐことができる。
第１図及び第２図は、本発明の第１及び第２の実施例を
それぞれ示す回路図、第３図は過電圧保護回路を備えな
いで負荷に正及び負の電圧を供給する従来の回路方式を
示す図である。 １・・・プラス電源電圧入力端子、２・・・接地入力端
子、３・・・マイナス電源電圧入力端子、１０１ 、１
０３ 。 １０６・・・抵抗器、１０２・・・ツェナーダイオード
、１０４゜１０５・・・ｐｎｐトランジスタ、１０７・
・・バイパスコンデンサー、１０８ 、１０９・・・負
荷回路、１１０ 、１１１・・・ｎｐｎ ）ランジスタ
。
それぞれ示す回路図、第３図は過電圧保護回路を備えな
いで負荷に正及び負の電圧を供給する従来の回路方式を
示す図である。 １・・・プラス電源電圧入力端子、２・・・接地入力端
子、３・・・マイナス電源電圧入力端子、１０１ 、１
０３ 。 １０６・・・抵抗器、１０２・・・ツェナーダイオード
、１０４゜１０５・・・ｐｎｐトランジスタ、１０７・
・・バイパスコンデンサー、１０８ 、１０９・・・負
荷回路、１１０ 、１１１・・・ｎｐｎ ）ランジスタ
。
Claims (1)
- ＋Ｖ＿１（Ｖ＿１＞０）の電位に接続される第１の端子
と、接地電位に接続される第２の端子と、−Ｖ＿２（Ｖ
＿２＞０）の電位に接続される第３の端子とからなる入
力端子部から直流電力を受け、＋Ｖ＿１の電圧を抵抗が
Ｚ＿１の第１の負荷に供給し、−Ｖ＿２の電圧を抵抗が
Ｚ＿２の第２の負荷に供給し、第４の端子及び前記第２
の端子が前記第１の負荷の正電圧入力端子及び接地端子
にそれぞれ接続してあり、第５の端子及び前記第２の端
子が前記第２の負荷の負電圧入力端子及び接地端子にそ
れぞれ接続してある過電圧保護回路において：前記第１
又は第３の端子にエミッタが、前記第４又は第５の端子
にコレクタがそれぞれ接続してある第１のトランジスタ
と、この第１のトランジスタのベース及び前記エミッタ
にコレクタ及びエミッタがそれぞれ接続してある第２の
トランジスタと、この第２のトランジスタの前記エミッ
タとベースとの間に接続してある第１の抵抗器と、前記
第２のトランジスタのベースに一端が接続してありツェ
ナー電圧がＶｚのツェナーダイオードと、このツェナー
ダイオードの他端と前記第２の端子との間に接続してあ
る第２の抵抗器と、前記第１のトランジスタの前記ベー
スと前記第３又は第１の端子との間に接続してある第３
の抵抗器とからなり：前記第１のトランジスタの前記エ
ミッタ及びコレクタが前記第１及び第４の端子にそれぞ
れ接続してあるときには、前記第１及び第２のトランジ
スタはｐｎｐ型であり、前記ツェナーダイオードのカソ
ードが前記第２のトランジスタの前記ベースに接続して
あり、前記第３の抵抗器は前記第１のトランジスタの前
記ベースと前記第３の端子との間に接続してあり、Ｖｚ
＜（（Ｖ＿１＋Ｖ＿２）Ｚ＿１）／（Ｚ＿１＋Ｚ＿２）
なる関係にあり；前記第１のトランジスタの前記エミッ
タ及びコレクタが前記第３及び前記第５の端子にそれぞ
れ接続してあるときには、前記第１及び第２のトランジ
スタはｎｐｎ型であり、前記ツェナーダイオードのアノ
ードが前記第２のトランジスタのベースに接続してあり
、前記第３の抵抗器は前記第１のトランジスタの前記ベ
ースと前記第１の端子との間に接続してあり、Ｖｚ＜（
（Ｖ＿１＋Ｖ＿２）Ｚ＿２）／（Ｚ＿１＋Ｚ＿２）なる
関係にあることを特徴とする過電圧保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23614885A JPS6295926A (ja) | 1985-10-22 | 1985-10-22 | 過電圧保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23614885A JPS6295926A (ja) | 1985-10-22 | 1985-10-22 | 過電圧保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295926A true JPS6295926A (ja) | 1987-05-02 |
Family
ID=16996465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23614885A Pending JPS6295926A (ja) | 1985-10-22 | 1985-10-22 | 過電圧保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307724B1 (en) | 1999-06-17 | 2001-10-23 | Fujitsu, Limited | Accessory apparatus |
-
1985
- 1985-10-22 JP JP23614885A patent/JPS6295926A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307724B1 (en) | 1999-06-17 | 2001-10-23 | Fujitsu, Limited | Accessory apparatus |
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