JPS628591Y2

JPS628591Y2 -

Info

Publication number: JPS628591Y2
Application number: JP1979123190U
Authority: JP
Priority date: 1979-09-06
Filing date: 1979-09-06
Publication date: 1987-02-27
Also published as: JPS5642033U

Description

【考案の詳細な説明】本考案はプリセツトチユーナに関し、特にプリ
セツトされた受信局のみをスキヤン（走査）する
いわゆるプリセツトスキヤン選局が可能なプリセ
ツトチユーナに関する。

プリセツトチユーナは、複数の受信局にそれぞ
れ対応した同調周波数情報を複数のプリセツト選
局スイツチに対応して記憶手段としてのメモリの
対応番地へ予め記憶しておき、選局操作時に希望
受信局に対応した選局スイツチを操作することに
よりそれと対応したメモリ番地から選択的に記憶
情報を読出しチユーナの同調周波数を制御するこ
とによりいわゆるワンタツチ選局を可能としてい
る。

かかるプリセツトチユーナにはプリセツトされ
た受信局のみをスキヤンするいわゆるプリセツト
スキヤン選局機能を有するものがある。このチユ
ーナはスキヤンスイツチを操作することによりプ
リセツトされた例えば５局の受信局CH１〜CH５
にそれぞれ対応した同調周波数情報をメモリから
周期的に読出し同調周波数を制御することによつ
てプリセツト局CH１〜CH５を順次スキヤンし、
ユーザがストツプスイツチを操作することにより
スキヤン選局動作を停止する。このプリセツトス
キヤン選局は常にCH１から開始されCH５に達し
た後再度CH１に戻つて順次スキヤンすることに
より行なわれる。従つて、例えばCH３を受信し
ていた場合であつてもスキヤンはCH１から開始
されるためにCH３以後の局すなわちCH４若しく
はCH５を受信したい場合にはそれまで受信して
いたCH３を再度スキヤンすることになり、よつ
てユーザに対して不自然な感じを与えるために好
ましいものではなかつた。

よつて、本考案の目的は、プリセツトスキヤン
選局操作時において受信中のプリセツト局の次の
プリセツト局からスキヤンを開始し得るプリセツ
トチユーナを提供することである。

本考案によるプリセツトチユーナは、スキヤン
指令操作により複数のプリセツトされた受信局
（プリセツト局）に対応して順次発生されるスキ
ヤン信号に基づいてプリセツト局のみをスキヤン
するプリセツトスキヤン選局機能を備えたプリセ
ツトチユーナを対象とし、スキヤン指令操作によ
りまず受信中のプリセツト局を検出し、その局の
次のプリセツト局からスキヤンを開始するように
構成されたことを特徴としている。

以下、本考案を図面を参照して詳細に説明す
る。

第１図は本考案による一実施例の回路ブロツク
図である。図において、１は所定周期のクロツク
パルスを発生するクロツクパルス発生器であり、
クロツクパルスは分周回路２に供給されると共に
NANDゲート３の一入力となる。分周回路２は所
定周期のクロツクパルスを例えば５秒周期程度の
クロツクパルスに分周する。分周回路２の分周出
力はQxはインバータ４を介してNANDゲート５
の一入力となる。NANDゲート３及び５の各出力
はインバータ６及び７をそれぞれ介してORゲー
ト８に供給される。ORゲート８の出力をクロツ
ク入力とするリングカウンタ９はプリセツト局の
局数に応じてその段数が例えば５段に設定された
５進リングカウンタ構成であり、、クロツクパル
スに応じてプリセツト局に対応したスキヤン信号
Q₁〜Q₅を順次発生する。スキヤン開始を指令す
るスキヤン指令スイツチS₁及びスキヤン停止を指
令するストツプ指令スイツチS₂は電源＋Vccと接
地間に抵抗R₁及びR₂とそれぞれ直列接続されて
おり、これらススイツチS₁及びS₂の各出力はイン
バータ１０及び１１をそれぞれ介してNANDゲー
ト１２及び１３により構成されたセツトリセツト
フリツプフロツプ１４のセツト及びリセツト入力
となる。このフリツプフロツプ１４のリセツト出
力はカウンタ９のカウント開始指令信号になると
共に分周回路２のクリア入力となる。以上により
スキヤン信号発生手段が構成されている。

プリセツト局の局数に対応して設けられた例え
ば５個のプリセツト選局スイツチCH１〜CH５は
電源＋Vccと接地間に抵抗R₃〜R₇とそれぞれ直列
接続されており、これら選局スイツチCH１〜CH
５の各出力はそれぞれNORゲート１５〜１９の
一入力となる。これらNORゲート１５〜１９の
他入力には先述した５進リングカウンタ９からの
スキヤン信号Q₁〜Q₅をそれぞれ一入力とする
NANDゲート２０〜２４の各出力がインバータ２
５〜２９をそれぞれ介して印加される。NORゲ
ート１５〜１９の各出力は、プリセツト選局若し
くはプリセツトスキヤン選局操作による希望受信
局に対応した選局信号を発生する選局信号発生手
段３０に供給される。

選局信号発生手段３０はNANDゲート３１及び
３２により構成されたセツトリセツトフリツプフ
ロツプ３３とこのフリツプフロツプ３３のリセツ
ト出力端に接続されたインバータ３４とからなる
ラツチ回路を各プリセツト局に対応して備えてお
り、例えばプリセツト局CH１に対応したラツチ
回路においてはNORゲート１５の出力をセツト
入力としNORゲート１６〜１９の各出力をリセ
ツト入力としている。すなわち、例えば選局スイ
ツチCH１が押圧されることによりフリツプフロ
ツプ３３がセツトされてCH１に対応した選局信
号S₁を出力し、他の選局スイツチCH２〜CH５が
押圧されることによりフリツプフロツプ３３がリ
セツトされる構成となつている。この選局信号発
生手段３０からの選局信号S₁〜〜S₅はコントロー
ラ３５のメモリ番地指定入力端M₁〜M₅へそれぞ
れ印加される。このコントローラ３５内にはプリ
セツト記憶用のメモリやこのメモリの書込み及び
読出しを制御する制御部等が含まれており、メモ
リからの読出し内容がＤ／Ａコンバータ３６にて
アナログ電圧に変換されてチユーニング電圧とし
て用いられる。

また、選局信号S₁〜S₅は５進リングカウンタ９
から順次出力されるスキヤン信号Q₁〜Q₅をそれ
ぞれ一入力として受信局検出手段を構成する
NANDゲート３７〜４１の他入力となつている。
NANDゲート３７〜４１の各出力はインバータ４
２〜４６をそれぞれ介してNORゲート４７に印
加される。NORゲート４７の出力はインバータ
４８を介してフリツプフロツプ４９のクロツク入
力となる。フリツプフロツプ４９は先述したフリ
ツプフロツプ１４のリセツト出力をリセツト入力
とし、その出力をクロツクパルス発生器１から
のクロツクパルスをクロツク入力とするフリツプ
フロツプ５０のセツト入力として供給する。フリ
ツプフロツプ５０のＱ出力はインバータ５１を経
て先述したNANDゲート３の他入力となると共に
NANDゲート５及びNANDゲート２０〜２４の各
他入力となつている。

かかる構成のプリセツトチユーナにおける選局
動作を第２図のタイミング波形図を参照して説明
する。

今、例えばプリセツト局CH３が受信中の状態
でプリセツトスキヤン選局操作を行なう場合、ま
ずスキヤン指令スイツチS₁を押圧することにより
フリツプフロツプ１４のリセツト出力ａが高レベ
ルから低レベルに移行して５進リングカウンタ９
をカウント可能状態とする。この時点ではフリツ
プフロツプ５０のＱ出力ｂがまた低レベルにある
ため５進リングカウンタ９のクロツク入力ｃには
クロツクパルス発生器１からの所定周期のクロツ
クパルスが印加されるためにカウンタ９はクロツ
クパルスの周期に応じた高速度でカウント動作を
開始してスキヤン信号Q₁（ｄ），Q₂（ｅ）…を順
次出力する。このスキヤン信号はフリツプフロツ
プ５０のＱ出力ｂが低レベルであることにより
NANDゲート２０〜２４が遮断されているために
選局信号発生手段３０に供給されない。更に、ス
キヤン信号Q₃（ｆ）が出力された時点において
それまでプリセツト局CH３が受信中であつたこ
とにより選局信号S₃（ｇ）が出力されているため
にNANDゲート３９が低レベルとなりインバータ
４８の出力ｈが高レベルとなるためにフリツプフ
ロツプ４９がセツトされる。フリツプフロツプ４
９がセツトされることによりその出力ｉが低レ
ベルとなるためフリツプフロツプ５０は次のクロ
ツクパルスでセツトされて出力ｂを高レベルと
する。

フリツプフロツプ５０の出力ｂが高レベルと
なることにより５進リングカウンタ９のクロツク
入力ｃには分周回路２において分周された周期の
長い（例えば５秒程度の周期）クロツクパルス
Qxが印加される。従つて、カウンタ９はクロツ
クパルスの周期に対応したパルス幅の大なるスキ
ヤン信号Q₄（ｊ），Q₅（ｋ）…を順次出力する。
また、フリツプフロツプ５０の出力ｂが高レベ
ルにあることによりNANDゲート２０〜２４が開
放されるためにスキヤン信号Q₄（ｊ）はNAND
ゲート２３を介してNORゲート１８の他入力と
なつてその出力ｌを低レベルとする。このNOR
ゲート１８の出力ｌに応じて選局信号発生手段３
０はそれまで受信中だつたプリセツト局CH３に
対応するラツチ回路をリセツトとして選局信号S₃
（ｆ）を低レベルにすると共にプリセツト局CH４
に対応するラツチ回路をセツトして選局信号S₄
（ｍ）を発生する。その後、選局信号発生手段３
０は分周回路２からの分周出力パルスQxの周期
に応じて選局信号S₅（ｎ），S₁，S₂…を順次出力
する。これら選局信号はコントローラ３５の対応
するメモリ番地指定入力端M₁〜M₅に印加され、
よつてメモリの所定番地から同調周波数情報が出
力されＤ／Ａコンバータ３６を介してチユーニン
グ電圧となる。従つて、プリセツトスキヤン選局
が可能となることが理解出来る。また、希望受信
局をスキヤンしている約５秒間にストツプ指令ス
イツチS₂を押圧することによりフリツプフロツブ
１４がリセツトされるためにカウンタ９がカウン
ト動作を停止すると共にフリツプフロツプ４９及
び５０がリセツトされてNANDゲート２０〜２４
を遮断し、よつてプリセツトスキヤン選局動作が
終了することになる。

なお、プリセツト選局は従来通りプリセツト選
局スイツチCH１〜CH５の押圧操作により各スイ
ツチの出力がNORゲート１５〜１９を介して選
局信号発生手段３０に供給され希望受信局に対応
した選局信号S₁〜S₅が出力されることによりなさ
れる。

以上詳述した如く、本考案によれば、スキヤン
指令操作によりまずそれまで受信していたプリセ
ツト局を高速動作で検出し、その検出された局の
次のプリセツト局から通常の低速動作（例えば約
５秒）でスキヤンを開始し得るために自然な感じ
でプリセツトスキヤン選局を行なうことが出来
る。

なお、クロツクパルス発生器１のクロツクパル
スの周期を短かくする程受信中のプリセツト局の
検出に要する時間すなわち検出に要するロスタイ
ムを短かくすることが可能となる。また、上記の
回路構成についてはこれに限定されるものではな
く種々の改変が可能である。

【図面の簡単な説明】

第１図は本考案による一実施例の回路ブロツク
図、第２図は第１図の動作を説明するためのタイ
ミング波形図である。主要部分の符号の説明、２……分周回路、９…
…５進リングカウンタ、１４，３３，４９，５０
……フリツプフロツプ、３０……選局信号発生手
段、３５……コントローラ。

Claims

【実用新案登録請求の範囲】 (1) 複数の受信局に対応して設けられた複数のプ
リセツト選局スイツチと、スキヤン指令信号に
応じて前記複数の受信局に対応したスキヤン信
号を順次発生するスキヤン信号発生手段と、前
記スキヤン信号を停止させるスキヤン停止手段
と、所定受信局に対応した前記選局スイツチの
出力若しくは前記スキヤン停止手段が操作され
るまで前記スキヤン信号に応じてその受信局に
対応した選局信号を発生する選局信号発生手段
と、前記受信局に対応した前記選局信号に応じ
た同調周波数情報を出力する同調周波数情報発
生手段とを含み、前記同調周波数情報に基づい
て自動選局をなすプリセツトチユーナであつ
て、前記スキヤン指令信号に応答して順次発生
される前記スキヤン信号及び前記選局信号に基
づいて受信中の受信局を検出して受信局検出信
号を出力する受信局検出手段と、前記受信局検
出信号が発生されるまで前記選局信号発生手段
への前記スキヤン信号の供給を禁止するゲート
手段とを備えたことを特徴とするプリセツトチ
ユーナ。 (2) 前記受信局検出手段は、前記複数の受信局に
対応して設けられ前記スキヤン信号及び前記選
局信号を２入力とする複数の論理積ゲート回路
と、前記論理積ゲート回路の出力に応じて前記
受信局検出信号を発生する手段とからなること
を特徴とする実用新案登録請求の範囲第１項記
載のプリセツトチユーナ。 (3) 前記スキヤン信号発生手段は、クロツクパル
スを発生するクロツクパルス発生手段と、前記
クロツクパルスを分周する分周回路と、前記受
信局検出信号が発生されるまで前記クロツクパ
ルスを出力しかつ前記受信局検出信号の発生に
より前記分周回路の分周出力パルスを出力する
手段と、前記クロツクパルス若しくは前記分周
出力パルスに基づいて前記スキヤン信号を順次
発生する前記複数の受信局に対応したｎ進のリ
ングカウンタとを含むことを特徴とする実用新
案登録請求の範囲第１項または第２項記載のプ
リセツトチユーナ。