JPS627713B2 - - Google Patents
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- JPS627713B2 JPS627713B2 JP7901378A JP7901378A JPS627713B2 JP S627713 B2 JPS627713 B2 JP S627713B2 JP 7901378 A JP7901378 A JP 7901378A JP 7901378 A JP7901378 A JP 7901378A JP S627713 B2 JPS627713 B2 JP S627713B2
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
本発明は、金属−酸化膜−半導体（MOS）形
構造の半導体集積回路に係り、特に信号源ノイズ
などにより入力信号の電位が接地電位以下に降下
することを防止することができる半導体集積回路
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor integrated circuit having a metal-oxide-semiconductor (MOS) type structure, and in particular, to prevent the potential of an input signal from dropping below ground potential due to signal source noise. The present invention relates to a semiconductor integrated circuit that can be used.
従来のこの種の半導体集積回路における入力回
路の一例を第１図に示し説明すると、図におい
て、１はMOS型電界効果トランジスタ（以下、
MOS・FETと略称す）、２はゲートとソースが接
地されたエンハンスメント型MOS・FETで、そ
のドレインは入力素子であるMOS・FET１の入
力信号通路に接続されている。３はMOS・FET
２のドレイン領域と基板との間に形成された寄生
ダイオード、４は入力信号が印加される集積回路
の入力端子である。なお、矢印はMOS・FET２
に流れる電流Ｉの方向を示す。 An example of an input circuit in a conventional semiconductor integrated circuit of this type is shown in FIG.
(abbreviated as MOS/FET), 2 is an enhancement type MOS/FET whose gate and source are grounded, and its drain is connected to the input signal path of MOS/FET 1, which is an input element. 3 is MOS/FET
A parasitic diode is formed between the drain region of 2 and the substrate, and 4 is an input terminal of the integrated circuit to which an input signal is applied. In addition, the arrow indicates MOS/FET2
The direction of current I flowing in is shown.
このように構成された半導体集積回路の入力回
路における動作において説明すると、ここでは説
明の便宜上MOS・FET１，２がＮチヤンネルト
ランジスタであるとする。まず、MOS・FET１
のゲートの電位ＶGが０≦ＶG＜ＶBDの範囲にある
とき、MOS・FET２は遮断状態になつている。
ここで、ＶBDはMOS・FETの降伏電圧である。
そして、入力端子４に印加される入力信号が降伏
電圧ＶBD以上に大きく正方向に振れたとき
MOS・FET２のソース・ドレイン間の降伏によ
つて、MOS・FET２は導通し、入力信号の電位
の過度の上昇を防ぎ、入力素子であるMOS・
FET１を保護する。つぎに、入力信号の電位が
電源ノイズなどにより、接地電位以下の電位
（−）ＶIに振れた場合を考察すると、このとき、
MOS・FET２のソース・ドレインが逆転し、す
なわち、接地電位がMOS・FET２のドレイン、
入力信号通路がソースとなり、等価的にゲート・
ソース間の電位差ＶGSはＶGS＝ＶIとなる。この
ため、ＶI＜ＶTH（ＶTHはMOS・FETのしきい値
電圧）の間は、MOS・FET２は遮断状態にある
が、ＶI≧ＶTHになるとMOS・FET２は導通し、
入力信号が（−）ＶTH以下へ下降することを防
ぐ。また、入力信号通路の電位が基板バイアス電
位ＶSUBよりも低くなつたときには、基板と
MOS・FET２のドレイン領域との間に形成され
た寄生ダイオード３に順方向にバイアスが加わ
り、入力信号通路と基板の間に電流が流れるが、
集積回路では、この寄生ダイオード３のサイズは
小さいので、この電流値は、入力信号の電位を接
地電位まで速かに回復させるに十分な大きさでは
ないが、小さいながらも負の振れ込みを防止し、
入力端での反射を防止するなどの効果がある。 To explain the operation of the input circuit of the semiconductor integrated circuit configured as described above, for convenience of explanation, it is assumed here that the MOS-FETs 1 and 2 are N-channel transistors. First, MOS・FET1
When the potential V G of the gate of is in the range of 0≦V G <V BD , the MOS-FET 2 is in a cut-off state.
Here, V BD is the breakdown voltage of the MOS/FET.
Then, when the input signal applied to input terminal 4 swings significantly in the positive direction by more than the breakdown voltage V BD
Due to the breakdown between the source and drain of MOS/FET2, MOS/FET2 becomes conductive, preventing an excessive rise in the potential of the input signal, and reducing the input element, MOS/FET2.
Protects FET1. Next, considering the case where the potential of the input signal swings to a potential (-) VI below the ground potential due to power supply noise, etc., in this case,
The source and drain of MOS/FET2 are reversed, that is, the ground potential is the drain of MOS/FET2,
The input signal path becomes the source, equivalently the gate
The potential difference V GS between the sources is V GS =V I . Therefore, while V I <V TH (V TH is the threshold voltage of the MOS/FET), MOS/FET2 is in a cutoff state, but when V I ≧V TH , MOS/FET2 becomes conductive.
Prevents the input signal from dropping below (-)V TH . Also, when the potential of the input signal path becomes lower than the substrate bias potential V SUB ,
A forward bias is applied to the parasitic diode 3 formed between the drain region of the MOS/FET 2, and a current flows between the input signal path and the substrate.
In an integrated circuit, the size of this parasitic diode 3 is small, so this current value is not large enough to quickly restore the potential of the input signal to ground potential, but although it is small, it prevents negative swing. death,
This has the effect of preventing reflections at the input end.
しかしながら、このような構成の半導体集積回
路における入力回路においては、入力信号の電位
が電源ノイズなどの理由で、接地電位以下に振れ
たとき、入力信号の電位を接地電位まで回復させ
るに十分な電流は、入力信号が（−）しきい値電
圧（−）ＶTH以下に落ちるまで流れないという欠
点があつた。 However, in the input circuit of a semiconductor integrated circuit with such a configuration, when the potential of the input signal swings below the ground potential due to power supply noise, etc., a current sufficient to restore the potential of the input signal to the ground potential is required. had the disadvantage that it does not flow until the input signal falls below the (-) threshold voltage (-) V TH .
本発明はかかる欠点を解決するためになされた
もので、入力信号の電位の接地電位以下への低下
防止をより完全に行なうことができる入力保護回
路を有する回路を提供することにある。 The present invention has been made to solve these drawbacks, and an object of the present invention is to provide a circuit having an input protection circuit that can more completely prevent the potential of an input signal from dropping below the ground potential.
このため本発明は、エンハンスメント型
MOS・FETのゲートに適当なバイアスを印加す
るとともに、そのバイアス電圧ＶTH′がMOS・
FETのしきい値電圧ＶTHの変動に追従するよう
にしたものである。 Therefore, the present invention provides an enhancement type
Apply an appropriate bias to the gate of the MOS/FET, and set the bias voltage V TH ' to the gate of the MOS/FET.
It is designed to follow fluctuations in the threshold voltage V TH of the FET.
第２図は本発明による半導体集積回路の一実施
例を示す構成図で、説明に必要な部分のみを示
す。第２図において、１１はＮチヤンネル
MOS・FET、１２，１７はそれぞれソースを接
地したエンハンスメント型ＮチヤンネルMOS・
トランジスタで、このMOS・FET１２のドレイ
ンは入力信号が印加される集積回路の入力端子１
３に接続されると共に、MOS・FET１１の入力
信号通路に接続されている。ここで、MOS・
FET１２のソースは接地電位に接続される場合
を示したが、一定電位に接続することもできる。
そして、電源に接続された端子１４と接地間に直
列に接続された抵抗１８，１５，１６のうち、抵
抗１５と抵抗１６によつて電源電圧を分割し、
MOS・FET１２のゲート電位をしきい値電圧ＶT
Ｈより低電位で、かつほぼしきい値電圧ＶTH付近
の適当な値ＶTH′にバイアスするよう構成されて
いる。つまり、先述せる如く、ゲート・ソース間
の電位をＶGSとすると、ＶGS＝ＶTH′〓ＶTHの状
態となつている。そして、電源が供給され、電源
電位ＶDDにある電源端子１４と接地間に直列に接
続された抵抗１８と抵抗１５，１６のうち、抵抗
１５，１６は電圧分割要素であり、また、抵抗１
８とMOS・FET１７は定電圧発生要素で、これ
らはMOS・FET１２のゲート・ソース間に所定
の電圧を印加するための定電圧発生手段を構成し
ている。そして、定電圧発生要素における
MOS・FET１７のソースは接地され、ゲートと
ドレインが共に定電圧発生要素内の抵抗１８の一
端に接続され、この抵抗１８の他端は電源端子１
４に接続されている。また、MOS・FET１７の
ドレインは電圧分割要素における抵抗１５に接続
されている。ここで、抵抗１５，１６は、抵抗１
８およびMOS・FET１７のオン（ON）抵抗に比
し十分大きい値に設定されている。 FIG. 2 is a block diagram showing an embodiment of a semiconductor integrated circuit according to the present invention, and only the parts necessary for explanation are shown. In Figure 2, 11 is the N channel.
MOS/FETs 12 and 17 are enhancement type N-channel MOS/FETs with their sources grounded.
The drain of this MOS/FET 12 is a transistor, and the drain is the input terminal 1 of the integrated circuit to which the input signal is applied.
3 and is also connected to the input signal path of the MOS/FET 11. Here, MOS・
Although the source of the FET 12 has been shown to be connected to the ground potential, it can also be connected to a constant potential.
Then, among the resistors 18, 15, and 16 connected in series between the terminal 14 connected to the power supply and the ground, the power supply voltage is divided by the resistor 15 and the resistor 16,
The gate potential of MOS/FET12 is the threshold voltage V T
It is configured to be biased to an appropriate value V TH ' which is lower in potential than H and approximately near the threshold voltage V TH . That is, as mentioned earlier, if the potential between the gate and source is V GS , then the state is V GS =V TH '=V TH . Of the resistor 18 and the resistors 15 and 16 connected in series between the power supply terminal 14, which is supplied with power and is at the power supply potential V DD , and the ground, the resistors 15 and 16 are voltage dividing elements, and the resistor 1
8 and MOS/FET 17 are constant voltage generating elements, and these constitute constant voltage generating means for applying a predetermined voltage between the gate and source of MOS/FET 12. And in the constant voltage generating element
The source of the MOS/FET 17 is grounded, the gate and drain are both connected to one end of a resistor 18 in the constant voltage generating element, and the other end of this resistor 18 is connected to the power supply terminal 1.
Connected to 4. Further, the drain of the MOS-FET 17 is connected to a resistor 15 in the voltage dividing element. Here, resistors 15 and 16 are resistors 1
It is set to a sufficiently large value compared to the ON resistance of 8 and MOS/FET 17.
第３図は第２図における節点１９の電位ＶNを
決めるための図で、ａはMOS・FET１７に流れ
る電流Ｉと電圧ＶのＩ−Ｖ特性曲線を示したもの
であり、ｂは抵抗１８の負荷曲線を示したもので
ある。 FIG. 3 is a diagram for determining the potential V N of the node 19 in FIG. This shows the load curve of
つぎに第２図に示す実施例の動作を第３図を参
照して説明する。まず、第３図において、第２図
の電圧分割要素における抵抗１５，１６の抵抗値
が非常に大きいので、ゲートをドレインに短絡さ
れたMOS・FET１７のＩ−Ｖ特性である曲線ａ
と抵抗１８の負荷曲線ｂの交点から節点１９のし
きい値電圧ＶTHの近傍の電位ＶNが決まる。この
電位ＶNを抵抗１５と１６により分割し、MOS・
FET１２のゲートは、しきい値電圧ＶTHより低
電圧で、かつほぼしきい値電圧ＶTH付近の適当な
値ＶTH′にバイアスされる。つぎに、しきい値電
圧ＶTHが所定の値より大きくなつた場合には、節
点１９の電位ＶNもそれにしたがつて増大し、そ
の結果、バイアス値ＶTH′もしきい値電圧ＶTHを
越えない範囲で増大する。また、逆にしきい値電
圧ＶTHが所定の値より小さくなつた場合には、節
点１９の電位ＶNもそれにしたがつて減少し、そ
の結果、バイアス値ＶTH′もしきい値電圧ＶTHを
越えない範囲で減少する。つまり、節点１９の電
位ＶNは、しきい値電圧ＶTHの変動と共に、しき
い値電圧ＶTHの変動の方向と同方向に変動し、し
かもしきい値電圧ＶTHを越えない範囲内でバイア
ス値ＶTH′は変動するので、常にMOS・FET１２
のゲートは、しきい値電圧ＶTHより低電圧で、か
つほぼしきい値電圧ＶTH付近の適当な値にバイア
スされる。したがつて、MOS・FET１２の導通
する入力信号の電位は、しきい値電圧ＶTHのばら
つきに依存することなく、ほぼ接地電位に近い負
の一定の値に定まり、入力信号の電位を、接地電
位と降伏電圧との間に、再現性良くクランプする
ことができるようになる。 Next, the operation of the embodiment shown in FIG. 2 will be explained with reference to FIG. 3. First, in FIG. 3, since the resistance values of the resistors 15 and 16 in the voltage dividing element in FIG.
The potential V N near the threshold voltage V TH of the node 19 is determined from the intersection of the load curve b of the resistor 18 and the load curve b of the resistor 18. This potential V N is divided by resistors 15 and 16, and the MOS
The gate of FET 12 is biased to an appropriate value V TH ' lower than the threshold voltage V TH and approximately near the threshold voltage V TH . Next, when the threshold voltage V TH becomes larger than a predetermined value, the potential V N of the node 19 also increases accordingly, and as a result, the bias value V TH ' also increases below the threshold voltage V TH . Increase within the limit. Conversely, when the threshold voltage V TH becomes smaller than the predetermined value, the potential V N at the node 19 also decreases accordingly, and as a result, the bias value V TH ' also decreases below the threshold voltage V TH . decrease within the range not exceeded. In other words, the potential V N of the node 19 changes in the same direction as the threshold voltage V TH as the threshold voltage V TH changes, and within a range that does not exceed the threshold voltage V TH . Since the bias value V TH ' fluctuates, the MOS/FET12 is always
The gate of is biased to a suitable value lower than the threshold voltage V TH and approximately near the threshold voltage V TH . Therefore, the potential of the input signal that makes the MOS/FET 12 conductive is determined to be a constant negative value that is approximately close to the ground potential, regardless of variations in the threshold voltage V TH , and the potential of the input signal is It becomes possible to clamp between the potential and the breakdown voltage with good reproducibility.
以上本発明を、エンハンスメント型MOS電界
効果トランジスタにＮチヤンネルMOS・FETを
使用した場合を例にとつて説明したが、本発明は
これに限定されるものではなく、Ｐチヤンネル
MOS・FETを使用する回路においてももちろん
適用され、同様の効果があるのは言うまでもな
い。この場合には、電圧の極性などを逆にすれば
よい。 Although the present invention has been described above using an example in which an N-channel MOS/FET is used as an enhancement type MOS field effect transistor, the present invention is not limited to this, and the present invention is not limited to this.
Needless to say, it can also be applied to circuits using MOS/FET, and has similar effects. In this case, the polarity of the voltage may be reversed.
また、上記実施例においては、電位ＶNを分割
する手段として、抵抗１５，１６を、また負荷と
して抵抗１８を用いたが、抵抗１５，１６，１８
の少くとも１つにデプリーシヨン型MOS・FET
を用いても同様の効果を得ることができる。その
実施例を第４図に示す。第４図において第２図と
同一部分には同一符号を付して説明を省略する。
２０，２１，２２はデプリーシヨン型MOS・
FETで、MOS・FET２０，２１は定電圧発生手
段を構成する電圧分割要素を形成し、また、
MOS・FET２２はMOS・FET１７とともに定電
圧発生手段を構成する定電圧発生要素を形成して
いる。なお、デプリーシヨン型MOS・FET２２
の代りにエンハンスメント型MOS・FETを用い
ても同様の効果を得ることができる。 Further, in the above embodiment, the resistors 15 and 16 were used as a means for dividing the potential VN , and the resistor 18 was used as a load, but the resistors 15, 16, 18
Depletion type MOS/FET in at least one of
A similar effect can be obtained by using . An example thereof is shown in FIG. In FIG. 4, the same parts as in FIG. 2 are given the same reference numerals, and their explanation will be omitted.
20, 21, 22 are depletion type MOS・
In the FET, MOS/FETs 20 and 21 form a voltage dividing element that constitutes a constant voltage generating means, and
The MOS/FET 22 and the MOS/FET 17 form a constant voltage generating element that constitutes a constant voltage generating means. In addition, depletion type MOS/FET22
A similar effect can be obtained by using an enhancement type MOS/FET instead.
以上説明したように、本発明によれば、
MOS・FET１２の導通する入力信号の電位がし
きい値電圧ＶTHのばらつきに依存することなく、
接地電位に近い負の一定の値以下に低下すること
がないように回路を構成したので、入力信号の電
位の接地電位以下への低下防止を再現性よく行な
うことができるとともに、製造工程におけるウエ
ハ間およびロツト間でのばらつきも吸収できるの
で、実用上の効果は極めて大である。また、入力
信号の電位を、接地電位と降伏電圧との間に再現
性よくクランプすることができるという点におい
ても極めて有効である。 As explained above, according to the present invention,
The potential of the input signal that makes the MOS/FET 12 conductive is independent of variations in the threshold voltage VTH .
Since the circuit is configured so that the potential of the input signal does not drop below a certain negative value close to the ground potential, it is possible to prevent the potential of the input signal from dropping below the ground potential with good reproducibility. Since it is possible to absorb variations between batches and batches, the practical effect is extremely large. It is also extremely effective in that the potential of the input signal can be clamped between the ground potential and the breakdown voltage with good reproducibility.
第１図は従来の半導体集積回路における入力回
路の一例を示す構成図、第２図は第１図に示す回
路の動作説明に供する特性図、第２図は本発明に
よる半導体集積回路の一実施例を示す構成図、第
３図は第２図に示す回路の動作説明に供する特性
図、第４図は本発明の他の実施例を示す構成図で
ある。
１２，１７，２０〜２２……MOS・FET、１
３……入力端子、１４……電源端子、１５，１
６，１８……抵抗。
FIG. 1 is a configuration diagram showing an example of an input circuit in a conventional semiconductor integrated circuit, FIG. 2 is a characteristic diagram for explaining the operation of the circuit shown in FIG. 1, and FIG. 2 is an implementation of a semiconductor integrated circuit according to the present invention. FIG. 3 is a characteristic diagram for explaining the operation of the circuit shown in FIG. 2, and FIG. 4 is a configuration diagram showing another embodiment of the present invention. 12, 17, 20-22...MOS/FET, 1
3...Input terminal, 14...Power terminal, 15,1
6,18...Resistance.
Claims (1)
MOSトランジスタのゲート・ソース間に所定の
電圧を印加するための定電圧発生手段とを備え、
かつ前記MOSトランジスタのソースが接地電位
もしくは一定電位に接続され、かつドレインが集
積回路の入力端子に接続されたMOS形構造の半
導体集積回路において、前記定電圧発生手段を電
圧分割要素と、MOSトランジスタを含む定電圧
発生要素とによつて構成し、かつ前記定電圧発生
要素におけるMOSトランジスタのソースが接地
され、ゲートとドレインが共に前記電圧分割要素
に接続される回路構成の入力保護回路を有するこ
とを特徴とする半導体集積回路。 ２ 前記定電圧発生手段を、少なくとも２つの抵
抗体からなる電圧分割要素と、抵抗体とMOSト
ランジスタからなる定電圧発生要素によつて構成
し、かつ前記定電圧発生要素におけるMOSトラ
ンジスタのゲートとドレインを共に該定電圧発生
要素内の抵抗を介して電源端子に接続すると共
に、該MOSトランジスタのドレインを前記電圧
分割要素に接続したことを特徴とする特許請求の
範囲第１項記載の半導体集積回路。 ３ 前記電圧分割要素および前記定電圧発生要素
の抵抗体の少なくとも１つを、MOSトランジス
タによつて構成したことを特徴とする特許請求の
範囲第１項または第２項記載の半導体集積回路。[Claims] 1. At least one MOS transistor;
and constant voltage generation means for applying a predetermined voltage between the gate and source of the MOS transistor,
In a semiconductor integrated circuit having a MOS type structure in which the source of the MOS transistor is connected to a ground potential or a constant potential, and the drain is connected to an input terminal of the integrated circuit, the constant voltage generating means is a voltage dividing element and the MOS transistor and a constant voltage generating element, the input protection circuit having a circuit configuration in which the source of the MOS transistor in the constant voltage generating element is grounded, and the gate and drain are both connected to the voltage dividing element. A semiconductor integrated circuit characterized by: 2. The constant voltage generating means is constituted by a voltage dividing element consisting of at least two resistors, and a constant voltage generating element consisting of a resistor and a MOS transistor, and the gate and drain of the MOS transistor in the constant voltage generating element 2. The semiconductor integrated circuit according to claim 1, wherein both are connected to a power supply terminal via a resistor in the constant voltage generating element, and the drain of the MOS transistor is connected to the voltage dividing element. . 3. The semiconductor integrated circuit according to claim 1 or 2, wherein at least one of the resistors of the voltage dividing element and the constant voltage generating element is constituted by a MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7901378A JPS556857A (en) | 1978-06-28 | 1978-06-28 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7901378A JPS556857A (en) | 1978-06-28 | 1978-06-28 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS556857A JPS556857A (en) | 1980-01-18 |
| JPS627713B2 true JPS627713B2 (en) | 1987-02-18 |
Family
ID=13678054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7901378A Granted JPS556857A (en) | 1978-06-28 | 1978-06-28 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS556857A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510729A (en) * | 1995-03-27 | 1996-04-23 | General Datacomm, Inc. | Output characteristics stabilization of CMOS devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4610654Y1 (en) * | 1968-03-27 | 1971-04-14 |
-
1978
- 1978-06-28 JP JP7901378A patent/JPS556857A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS556857A (en) | 1980-01-18 |
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