JPS6276812A - Hysteresis circuit - Google Patents

Hysteresis circuit

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JPS6276812A
JPS6276812A JP60214515A JP21451585A JPS6276812A JP S6276812 A JPS6276812 A JP S6276812A JP 60214515 A JP60214515 A JP 60214515A JP 21451585 A JP21451585 A JP 21451585A JP S6276812 A JPS6276812 A JP S6276812A
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JP
Japan
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transistor
current
collector
mirror circuit
output
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Application number
JP60214515A
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Japanese (ja)
Inventor
Akihiro Murayama
明宏 村山
Toru Amamoto
天本 徹
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Publication of JPS6276812A publication Critical patent/JPS6276812A/en
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Abstract

PURPOSE:To attain a low voltage drive and to specify an accurate output by connecting a transistor (TR) to an output terminal of the 1st current mirror circuit, connecting the 2nd current mirror circuit to the collector and making an output of the current mirror circuit flow to the 1st current mirror circuit. CONSTITUTION:In the process of the increase in an input voltage Vin, when the result of subtraction of a current Iref from a current Ia flowing from a collector of a TR Q12 to a connecting point (a) of TRs Q14, Q19 reaches twice the current flowing to a TR Q13 from the collector of a TR Q11, TRs Q15, Q16 are balanced. On the other hand, in the process of the decrease in the input voltage Vin, when the current Ia reaches twice of the current Ib, the balancing of the TRs Q15, Q16 is released. Thus, a hysteresis circuit where the low voltage drive is attained and the output current is decided accurately to a prescribed value is offered.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は■D駆動回路の入力スイッチ等に用いられる
ヒステリシス回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a hysteresis circuit used for an input switch of a D drive circuit, etc.

〔発明の技術的背景〕[Technical background of the invention]

例えばLED駆動回路の入力スイッチにおいては、ヒス
テリシス特性をもつことが要求される。
For example, an input switch for an LED drive circuit is required to have hysteresis characteristics.

すなわち、入力レベルの増加過程においては、入力レベ
ルがある値まで増加して初めて出力状態が無人力状態か
らある定常状態に変化し、この入力レベルが変動しても
出力状態が変動せず、入力レベルの減少過程においては
、上記入力増加過程において出力状態が無人力状態から
定常状態に変化するときの入力レベルよシは小さい入力
レベルで出力状態が定常状態から無人力状態に変化する
という特性をもつことが要求される。このような特性が
要求される理由は、1度LEDが点灯したら、後は入力
レベルが多少変動してもLEDが消灯しないようにする
必要があるからである。
In other words, in the process of increasing the input level, the output state changes from an unmanned state to a steady state only when the input level increases to a certain value, and even if this input level changes, the output state does not change and the input In the process of decreasing the level, the input level when the output state changes from the unmanned state to the steady state in the above input increasing process has the characteristic that the output state changes from the steady state to the unmanned state at a small input level. It is required to have. The reason why such characteristics are required is that once the LED is turned on, it is necessary to prevent the LED from turning off even if the input level fluctuates somewhat.

第3図に上述したような特性をもつ従来のヒステリシス
回路を示す。
FIG. 3 shows a conventional hysteresis circuit having the characteristics described above.

第3図において、トランジスタQ1*Qts定電流源I
lは差動増幅回路を成す。この回路の負荷は、互いにエ
ミッタ面積が異なるトランジスタQspQaによって構
成されるカレントミラー回路である。この場合、エミッ
タ面積の小さい方のトランジスタQ、はダイオード接続
され、エミッタ面積の大きい方のトランジスタQ4のコ
レクタは電流出力端とされている。この出力端には、ト
ランジスタQ、のベースが接続されている。このトラン
ジスタQ、のコレクタには定電流源I8と、トランジス
タQ@〜Q$によって構成されるカレントミラー回路の
電流入力端が接続されている。このカレントミラー回路
において、2つの出力側トランジスタQy=Qsの一方
のトランジスタQ、のコレクタは、トランジスタQ、の
コレクタに接続され、他方のトランジスタQ、のコレク
タは電流出力端とされている。
In Fig. 3, transistor Q1*Qts constant current source I
1 constitutes a differential amplifier circuit. The load of this circuit is a current mirror circuit constituted by transistors QspQa having mutually different emitter areas. In this case, the transistor Q having a smaller emitter area is diode-connected, and the collector of the transistor Q4 having a larger emitter area is used as a current output terminal. The base of a transistor Q is connected to this output terminal. The collector of this transistor Q is connected to a constant current source I8 and a current input terminal of a current mirror circuit constituted by transistors Q@ to Q$. In this current mirror circuit, the collector of one of the two output transistors Qy=Qs is connected to the collector of transistor Q, and the collector of the other transistor Q is used as a current output terminal.

上記構成において動作を説明する。まず、無人力時は、
トランジスタQ□とQ、のコレクタ電流が等しいので、
トランジスタQ4が飽和状態となる。これによ)、トラ
ンジスタQ、にはベース電流が流れないので、このトラ
ンジスタQ、はオンする。すると、定電流源I2の電流
I、。fはほとんどトランジスタQ、に流れる。これに
よシ、トランジスタQyyQsには定電流源■、の電流
Ir@fと等しい電流が流れようとする。その結果、ト
ランジスタQ、はオンする。
The operation in the above configuration will be explained. First, when unmanned,
Since the collector currents of transistors Q□ and Q are equal,
Transistor Q4 becomes saturated. As a result, no base current flows through transistor Q, so transistor Q is turned on. Then, the current I of the constant current source I2. Most of f flows through transistor Q. As a result, a current equal to the current Ir@f of the constant current source (2) attempts to flow through the transistor QyyQs. As a result, transistor Q is turned on.

ただし、トランジスタQ7は飽和状態にある。However, transistor Q7 is in a saturated state.

次に、入力電圧VinがOvから増加する過程を考える
。今、トランジスタQ、とQ4のエミッタ面積の比が1
:2だと仮定する。このように仮定すると、入力電圧V
inの増加に伴なってトランジスタQ、のコレクタ電流
IC2とトランジスタQ1のコレクタ電流IC1が、 IC2= 2 Ic1+Ir@f       −(1
)を満足するようになったとき、トランジスタQsとQ
4の平衡状態が成シ立つ。これによr1トランジスタQ
4は飽和領域から抜け、順方向領域で動作する。
Next, consider the process in which the input voltage Vin increases from Ov. Now, the ratio of the emitter areas of transistors Q and Q4 is 1
: Assume that it is 2. Assuming this, the input voltage V
As in increases, the collector current IC2 of the transistor Q and the collector current IC1 of the transistor Q1 become as follows: IC2=2 Ic1+Ir@f −(1
), transistors Qs and Q
4 equilibrium state is established. This results in r1 transistor Q
4 exits the saturation region and operates in the forward region.

この状態よシ、入力電圧Vinがわずかだけ増えると、
トランジスタQ、のベース電流をトランジスタQ、が引
き出し、トランジスタQ、をオンさせる。これによシ、
トランジスタQ、のベース電流をβ(順方向電流増幅率
)倍した電流がトランジスタQ、よシ定電流源■、に流
れ込む。その結果、トランジスタQ6〜Q、に流れる電
流が工、。fより少なくなる。すると、式(1)におい
て、Ir、fなる項がこれよシ小さな値に置き換えられ
る。その差分がトランジスタQ、のベース電流の増加に
つながるのでt トランジスタQsよシ定電流源!、に
流れ込む電流が増加する。この動作が終了し、安定にな
った状態では、トランジスタQ、がオンし、トランジス
タ91〜9口はオフする。つまシ、入力電圧Minの増
加過程においては、トランジスタQ、は電流I、。fが
流れる状態からオフ状態に変る。
In this state, if the input voltage Vin increases slightly,
Transistor Q draws out the base current of transistor Q, turning on transistor Q. For this,
A current obtained by multiplying the base current of transistor Q by β (forward current amplification factor) flows into transistor Q and constant current source (2). As a result, the current flowing through the transistors Q6 to Q is . It becomes less than f. Then, in equation (1), the terms Ir and f are replaced with smaller values. The difference leads to an increase in the base current of transistor Q, so transistor Qs is a constant current source! , the current flowing into increases. When this operation is completed and the state becomes stable, transistor Q is turned on and transistors 91 to 9 are turned off. In the process of increasing the input voltage Min, the transistor Q has a current I. f changes from a flowing state to an off state.

次に、この状態から入力電圧vinが減少する過程を考
える。この場合は、トランジスタQ。
Next, consider the process by which the input voltage vin decreases from this state. In this case, transistor Q.

のベース電流を無視すれば、 IC2” 2 IC1・脅・(2) が成シ立つとき、トランジスタQ、とQ4は平衡状態か
ら外れようとする。したがって、この状態よシわずかに
入力電圧Vinが減少すると、トランジスタQ意はトラ
ンジスタQsのベース電流を引かなくなる。その結果、
トランジスタQ11は急激にオフ状態に移行しようとす
る。これにより、定電流源I、の電流工refはトラン
ジスタロ6〜Q麿に流れ、トランジスタQsのオフ動作
に拍車をかける。この動作が終了し、安定になると、ト
ランジスタQiがオフし、トランジスタQ6〜Qaには
電流工、。fが流れた状態になる。つまり1入力端子v
lnの減少過程においては、トランジスタQsはオフ状
態から電流”refが流れる状態に変る。
Ignoring the base current of IC2'' 2 IC1・When (2) holds true, transistors Q and Q4 tend to deviate from the equilibrium state. Therefore, the input voltage Vin is slightly different from this state. As it decreases, transistor Q will no longer draw the base current of transistor Qs.As a result,
Transistor Q11 attempts to shift to the off state rapidly. As a result, the current ref of the constant current source I flows to the transistors 6 to Q, thereby accelerating the off operation of the transistor Qs. When this operation is completed and stability is achieved, transistor Qi is turned off, and current flows through transistors Q6 to Qa. f is flowing. In other words, 1 input terminal v
In the process of decreasing ln, the transistor Qs changes from an off state to a state in which a current "ref flows."

以上まとめると、ヒステリシス幅は、式(1)。To summarize the above, the hysteresis width is expressed by formula (1).

(2)よ少電流Irefで決まる。(2) Determined by a relatively small current Iref.

〔背景技術の問題点〕[Problems with background technology]

しかし、上述した従来のヒステリシス回路においては、
低電圧駆動ができないという問題があった。すなわち、
定電流源1111.をトランジスタで置き換えて考えて
みると、動作電源電圧は最低でも、 Vex(sat) + VaK(oN) + vag(
oN)≧0.2 + 0.7 + 0.7 = 1.6
 (:V)必要となシ、1■以下の低電圧駆動は不可能
である。
However, in the conventional hysteresis circuit described above,
There was a problem that low voltage drive was not possible. That is,
Constant current source 1111. If we replace it with a transistor, the operating power supply voltage is at least Vex(sat) + VaK(oN) + vag(
oN)≧0.2 + 0.7 + 0.7 = 1.6
(:V) It is impossible to drive at a low voltage of less than 1V, which is necessary.

また、従来回路では、出力電流を正確に規定できないと
いう問題があった。すなわち、無人力時は、トランジス
タQ4が飽和し、トランジスタQsがオフとなシ、電流
IrefはほとんどトランジスタQ@に流れる。これに
よシ、トランジスタQ?が飽和するので、寄生トランジ
スタTrがオンする。その結果、このトランジスタTr
のベース電流分だけ、トランジスタQsのベース電流が
減少し、出力電流■。utが減少する。
Furthermore, the conventional circuit has a problem in that the output current cannot be accurately defined. That is, during unmanned operation, the transistor Q4 is saturated, the transistor Qs is turned off, and most of the current Iref flows through the transistor Q@. What about this, transistor Q? is saturated, the parasitic transistor Tr is turned on. As a result, this transistor Tr
The base current of transistor Qs decreases by the base current of , and the output current becomes ■. ut decreases.

したがって、出力電流I。utは電流I□、に一致しな
くなる。
Therefore, the output current I. ut no longer matches the current I□.

〔発明の目的〕[Purpose of the invention]

この発明は上記の事情に対処すべくなされたもので、低
電圧駆動が可能で、かつ出力電流を正確に規定すること
ができるヒステリシス回路を提供することを目的とする
The present invention has been made to address the above-mentioned circumstances, and an object of the present invention is to provide a hysteresis circuit that can be driven at a low voltage and can accurately define an output current.

〔発明の概要〕[Summary of the invention]

この発明は上記目的を達成するために、増動増幅回路の
負荷を抵抗負荷とし、各差動出力電圧をベース接地のト
ラン・ゾスタで電流に変換して第1のカレントミラー回
路に流し、この第1のカレントミラー回路の電流出力端
に定電流源で駆動されるトランジスタを接続し、このト
ランジスタのコレクタに上記定電流源で駆動される第2
のカレントミラー回路を接続し、このカレントミラー回
路の出力電流を上記第1のカレントミラー回路の出力か
入力に流すようにした本のである。
In order to achieve the above object, the present invention uses a resistive load as the load of the incrementing amplifier circuit, converts each differential output voltage into a current using a transistor with a common base, and supplies the current to a first current mirror circuit. A transistor driven by a constant current source is connected to the current output terminal of the first current mirror circuit, and a second transistor driven by the constant current source is connected to the collector of this transistor.
In this book, a current mirror circuit is connected, and the output current of this current mirror circuit is made to flow to the output or input of the first current mirror circuit.

〔発明の実施例〕[Embodiments of the invention]

以下、図面を参照してこの発明の実施例を詳細に説明す
る。
Embodiments of the present invention will be described in detail below with reference to the drawings.

第1図はこの発明の一実施例の構成を示す回路図である
FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention.

第1図において、NPNトランジスタQ1!。In FIG. 1, NPN transistor Q1! .

Ql2と定電流源Illは差動増幅回路を成す。すなわ
ち、トランジスタQxteQtzのベースはそれぞれ差
動入力端子11.12の一方、他方に接続され、エミッ
タは共通に定電流源Illに接続されている。
Ql2 and constant current source Ill form a differential amplifier circuit. That is, the bases of the transistors QxteQtz are connected to one and the other of the differential input terminals 11 and 12, respectively, and the emitters are commonly connected to the constant current source Ill.

上記差動増幅回路の負荷は抵抗負荷となっている。すな
わち、トランジスタQll + Qtiのコレクタはそ
れぞれ抵抗R11l R1!を介して電源vceに接続
されている。
The load of the differential amplifier circuit is a resistive load. That is, the collectors of transistors Qll + Qti are resistors R11l R1!, respectively. It is connected to the power supply VCE via.

トランジスタQst + Ql鵞のコレクタはさらにそ
れぞれPNP トランジスタQts + Ql4のエミ
ッタに接続されている。これらトランジスタQ1m1Q
14はそのベースに共通に定電圧源Vttが接続される
ベース接地構成となっている。
The collectors of the transistors Qst + Ql are further connected to the emitters of the respective PNP transistors Qts + Ql4. These transistors Q1m1Q
14 has a base-grounded configuration in which a constant voltage source Vtt is commonly connected to the base thereof.

トランジスタQls + Ql4のコレクタはそれぞれ
NPN トランジスタQts * Qtsのコレクタに
接続されている。トランジスタQlll # Ql−は
カレントミラー回路を成す。この場合、トランジスタQ
lllが入力側のトランジスタを成し、ダイオード接続
となっている。トランジスタQ16のエミッタ面積はト
ランジスタQliのエミッタ面積の2倍に設定されてい
る。つまり、カレントミラー比が1:2に設定されてい
る。
The collectors of transistors Qls+Ql4 are each connected to the collectors of NPN transistors Qts*Qts. Transistors Qllll #Ql- form a current mirror circuit. In this case, transistor Q
Ill constitutes a transistor on the input side and is diode-connected. The emitter area of transistor Q16 is set to be twice that of transistor Qli. That is, the current mirror ratio is set to 1:2.

トランジスタQIII、Q16のエミッタはそれぞれ抵
抗’Rts l R14を介して接地されている。また
、トランジスタQtsのコレクタはNPN トランジス
タQl?のベースに接続されている。このトランジスタ
Q17のエミッタは接地され、コレクタは定電流源11
2に接続されている。
The emitters of transistors QIII and Q16 are each grounded via a resistor 'Rts l R14. Also, the collector of the transistor Qts is an NPN transistor Ql? connected to the base of. The emitter of this transistor Q17 is grounded, and the collector is the constant current source 11.
Connected to 2.

トランジスタQ17のコレクタはNPN トランジスタ
Qssのコレクタ及びNPN トランジスタQ11+Q
、。のベースに接続されている。これらトランジスタQ
ll−Q!6はカレントミラー回路を成す。
The collector of transistor Q17 is NPN. The collector of transistor Qss and NPN transistor Q11+Q.
,. connected to the base of. These transistors Q
ll-Q! 6 constitutes a current mirror circuit.

この場合、入力側のトランジスタQ18は抵抗R15を
はさんでダイオード接続されるとともに、エミッタが接
地されている。また、出力側の一方のトランジスタQx
sのコレクタはトランジスタQ12のコレクタに接続さ
れ、エミッタは接地されている。また、出力側の他方の
トランジスタQm。のコレクタは出力端子13に接続さ
れ、エミッタは接地されている。
In this case, the transistor Q18 on the input side is diode-connected across the resistor R15, and its emitter is grounded. Also, one transistor Qx on the output side
The collector of s is connected to the collector of transistor Q12, and the emitter is grounded. Also, the other transistor Qm on the output side. The collector is connected to the output terminal 13, and the emitter is grounded.

上記構成において動作を説明する。The operation in the above configuration will be explained.

まず、無人力時、つまり、入力電圧vlnがOVの場合
を考える。この場合、トランジスタQll e QlN
のコレクタ電流が等しいので、トランジスタQrsが飽
和し、トランジスタQ17はオフとなる。これにより、
トランジスタQu〜Q、oから成るカレントミラー回路
は定電流源Illの電流Irefによって駆動される。
First, let us consider the case of unmanned operation, that is, the case where the input voltage vln is OV. In this case, the transistor Qll e QlN
Since the collector currents of are equal, the transistor Qrs is saturated and the transistor Q17 is turned off. This results in
A current mirror circuit made up of transistors Qu to Q and o is driven by a current Iref from a constant current source Ill.

次に、入力電圧Vinが増加する過程を説明する。但し
、トランジスタQ1tのベース電位をプラス、トランジ
スタQ1!のベース電位をマイナスとする。
Next, a process of increasing the input voltage Vin will be explained. However, if the base potential of transistor Q1t is plus, transistor Q1! Let the base potential of be negative.

さて、入力電圧VinがOvより上昇を開始すると、ト
ランジスタQllのコレクタ電流が増加し、逆に、トラ
ンジスタQ1zのコレクタ電流は減少する。すると、ト
ランジスタQ13に流れる電流が減少し、トランジスタ
Q14に流れる電流は増加する。トランジスタ(hs 
r Ql4に流れる電流は、それぞれトランジスタQ1
s r Qtsに流れる。ここで、トランジスタQ16
のエミッタ面fflハ上述の如く、トランジスタQ1B
のエミッタ面積の2倍となっているから、トランジスタ
Q15 * Qtsによって構成されるカレントミラー
回路は、トランジスタQtaのコレクタ電流がトランジ
スタQ15のコレクタ電流の2倍になったとき、平衡状
態となる。この状態よシさらに入力電圧v1nが上昇す
れば、トランジスタQ1yに対するベース電流の供給が
開始される。これによυ、−トランジスタQ17がオン
し、そのベース電流のβ倍の電流を定電流源I1mから
引き込むので、トランジスタQ xs −Q toによ
って構成されるカレントミラー回路に流れる電流は急激
に減少する。トランジスタQuは抵抗R11から電流を
引いているので、この減少動作に拍車がかかる。この動
作が終了すると、トランジスタQ1γがオンし、トラン
ジスタQrs〜Ql11がオフした状態となる。
Now, when the input voltage Vin starts to rise above Ov, the collector current of the transistor Qll increases, and conversely, the collector current of the transistor Q1z decreases. Then, the current flowing through transistor Q13 decreases, and the current flowing through transistor Q14 increases. Transistor (hs
The current flowing through r Ql4 is the current flowing through transistor Q1, respectively.
s r Flows to Qts. Here, transistor Q16
As mentioned above, the emitter surface of the transistor Q1B
Therefore, the current mirror circuit constituted by the transistor Q15*Qts becomes in an equilibrium state when the collector current of the transistor Qta becomes twice the collector current of the transistor Q15. In this state, if the input voltage v1n further increases, supply of base current to the transistor Q1y is started. As a result, υ, -transistor Q17 turns on and draws a current β times its base current from constant current source I1m, so the current flowing through the current mirror circuit constituted by transistors Q xs -Q to rapidly decreases. . Since the transistor Qu draws current from the resistor R11, this decreasing operation is accelerated. When this operation is completed, the transistor Q1γ is turned on and the transistors Qrs to Ql11 are turned off.

次に、入力電圧vlnが減少していく過程を説明する。Next, a process in which the input voltage vln decreases will be explained.

この場合、入力電圧vlnの減少に従ってトランジスタ
(htのコレクタ電流が減少し、トランジスタQ12の
コレクタ電流が増加する。これにより、トランジスタQ
syのベース電流が減少する。この後、トランジスタQ
ls r Qtsが平衡状態から外れると、トランジス
タQ17がオフし、トランジスタQ1s〜Q2Gがオン
する。
In this case, as the input voltage vln decreases, the collector current of the transistor (ht) decreases, and the collector current of the transistor Q12 increases.
The base current of sy decreases. After this, transistor Q
When ls r Qts goes out of equilibrium, transistor Q17 turns off and transistors Q1s-Q2G turn on.

以上まとめると、入力電圧v1゜の増加過程においては
、トランジスタQ1!のコレクタよシトランジスタQ1
4 * Qtsの接続点aに流れ込む電流I&から電流
”refをひいたものが、トランジスタQllのコレク
タよりトランジスタQtsに流れ込む電流Ibの2倍に
なったとき、トランジスタQls + Ql・が平衡状
態となる。一方、入力電圧Vinの減少過程においては
、上記電流工、が上記電流Xbの2倍になったとき、ト
ランジスタQss + Qtsの平衡状態が解除される
。したがって、第1図においても、電流Irefによっ
て規定される幅をもつヒステリシス特性が得られる。
In summary, in the process of increasing the input voltage v1°, the transistor Q1! The collector of transistor Q1
4 * When the current I& flowing into the connection point a of Qts minus the current "ref" becomes twice the current Ib flowing into the transistor Qts from the collector of the transistor Qll, the transistor Qls + Ql is in an equilibrium state. On the other hand, in the process of decreasing the input voltage Vin, when the current Iref becomes twice the current Xb, the equilibrium state of the transistors Qss + Qts is released.Therefore, in FIG. A hysteresis characteristic with a width defined by is obtained.

以上詳述したこの実施例によれば、第3図のトランジス
タQ7に対応するトランジスタQ19が飽和することが
ないので、出力電流I。utを正確に電流Irefに一
致させることができる。
According to this embodiment described in detail above, since the transistor Q19 corresponding to the transistor Q7 in FIG. 3 does not become saturated, the output current I. ut can be made to accurately match the current Iref.

飽和しない理由は、トランジスタQ7ではコレクタが飽
和トランジスタQ4のコレクタに接続されている。トラ
ンジスタQ4のVCEはVCFI(sat) = 0.
2であシ、同様ニトランシスタQ、のVcWも飽和に入
るべき電位となっている。
The reason why the transistor Q7 is not saturated is that the collector of the transistor Q7 is connected to the collector of the saturated transistor Q4. The VCE of transistor Q4 is VCFI(sat) = 0.
Similarly, the VcW of the nitransistor Q is at a potential that should enter saturation.

これに対しトランジスタQleのVCEは必ず、0.2
v未満であるからである。
On the other hand, the VCE of transistor Qle is always 0.2
This is because it is less than v.

また、定数を適宜設定することにより、動作電源電圧を
約1vに設定することができる。すなわち、第1図では
、 ■CC:vBE15+vCE13(aat)+lR11
1R11= 0.7 + 0.2 + IiN・R11
= 0.9 +IR11°R11 が成シ立つから、lR11・R11を0.1v以下にす
ることにより、vcc〈1vとすることができる。
Furthermore, by appropriately setting constants, the operating power supply voltage can be set to approximately 1V. That is, in FIG. 1, ■CC:vBE15+vCE13(aat)+lR11
1R11= 0.7 + 0.2 + IiN・R11
= 0.9 +IR11°R11 holds true, so by setting lR11·R11 to 0.1v or less, vcc<1v can be obtained.

第2図はこの発明の他の実施例を示す回路図である。な
お、第2図において、先の実施例と同一部には同一符号
を付す。
FIG. 2 is a circuit diagram showing another embodiment of the invention. In FIG. 2, the same parts as in the previous embodiment are given the same reference numerals.

第3図において、トランジスタQ1GのコレクタはPN
P トランジスタQ鵞t−Qtsから成るカレントミラ
ー回路の電流入力端に接続されている。
In FIG. 3, the collector of transistor Q1G is PN
P Connected to the current input terminal of a current mirror circuit consisting of transistors Q and Qts.

このカレントミラー回路の2つの出力トランジスタQ!
I r Qzsのうちの一方のトランジスタ(hzのコ
レクタはトランジスタQt3のコレクタに接続されてい
る。
The two output transistors Q of this current mirror circuit!
The collector of one of the transistors I r Qzs (hz) is connected to the collector of transistor Qt3.

このような構成においても先の実施例と同様の動作を得
ることができる。つまり、先の実施例では、入力電圧v
lnの増加過程において、トランジスタQ15 * Q
16から成るカレントミラー回路の入力電流をよりとし
、出力電流をI、−I、。fとすることにより、幅がI
refによって決定されるヒステリシス特性を得るもの
であった。これに対し、この実施例は、上記入力電流を
Ib十工refとし、出力電流を■8とすることによシ
、全く同じヒステリシス特性を得るものである。
Even in such a configuration, the same operation as in the previous embodiment can be obtained. That is, in the previous embodiment, the input voltage v
In the process of increasing ln, the transistor Q15 * Q
The input current of the current mirror circuit consisting of 16 is set as I, -I, and the output current is I, -I. f, the width is I
A hysteresis characteristic determined by ref was obtained. On the other hand, this embodiment obtains exactly the same hysteresis characteristic by setting the above-mentioned input current to Ib and ref, and setting the output current to 8.

彦お、第2図においては、電流出力端子として、端子1
3の他に端子14も使うことができる。どちらを使うか
は次段の入力形態に合わせて適宜選べばよい。
Hikoo, in Figure 2, terminal 1 is used as the current output terminal.
In addition to 3, terminal 14 can also be used. Which one to use may be selected as appropriate depending on the input form of the next stage.

〔発明の効果〕〔Effect of the invention〕

この発明によれば、低電圧駆動が可能で、出力電流が正
確に所定値に決まるヒステリシス回路を提供することが
できる。
According to the present invention, it is possible to provide a hysteresis circuit that can be driven at a low voltage and whose output current is accurately determined to a predetermined value.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明の一実施例の構成を示す回路図、第2
図はこの発明の他の実施例の構成を示す回路図、第3図
は従来のヒステリシス回路の構成を示す回路図である。 Qll〜Qzs・・・トランジスタ、R11〜R15・
・・抵抗、■111112・・・定電流源、Vll・・
・定電圧源。 出願人代理人  弁理士 鈴 江 武 彦−17=
FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention, and FIG.
The figure is a circuit diagram showing the structure of another embodiment of the present invention, and FIG. 3 is a circuit diagram showing the structure of a conventional hysteresis circuit. Qll~Qzs...transistor, R11~R15・
...Resistance, ■111112... Constant current source, Vll...
・Constant voltage source. Applicant's agent Patent attorney Takehiko Suzue-17=

Claims (1)

【特許請求の範囲】 入力信号を差動増幅する差動増幅回路と、 各エミッタがこの差動増幅回路の各出力端にそれぞれ接
続され、各ベースが共通に定電圧源に接続されている第
1、第2のPNPトランジスタと、 ダイオード接続され、その接続点が上記第1のPNPト
ランジスタのコレクタに接続される第3のNPNトラン
ジスタと、 コレクタが上記第2のPNPトランジスタのコレクタに
接続され、かつ上記第3のPNPトランジスタのカレン
トミラー回路を成す第4のPNPトランジスタと、 ベースが上記第4のPNPトランジスタのコレクタに接
続され、コレクタが定電流源に接続される第5のNPN
トランジスタと、 ダイオード接続され、その接続点が上記第5のNPNト
ランジスタのコレクタに接続される第6のNPNトラン
ジスタと、 この第6のNPNトランジスタとカレントミラー回路を
成し、かつコレクタが上記第3、第4のNPNトランジ
スタによって構成されるカレントミラー回路の入力か出
力に上記定電流源電流を流すように接続される第7のN
PNトランジスタと、 上記第6のNPNトランジスタとカレントミラー回路を
成し、かつコレクタが電流出力端子に接続される第8の
NPNトランジスタとを具備したヒステリシス回路。
[Claims] A differential amplifier circuit that differentially amplifies an input signal; 1. a second PNP transistor; a third NPN transistor that is diode-connected and whose connection point is connected to the collector of the first PNP transistor; and a third NPN transistor whose collector is connected to the collector of the second PNP transistor; and a fourth PNP transistor forming a current mirror circuit of the third PNP transistor, and a fifth NPN whose base is connected to the collector of the fourth PNP transistor and whose collector is connected to a constant current source.
a sixth NPN transistor which is diode-connected and whose connection point is connected to the collector of the fifth NPN transistor; a current mirror circuit is formed with the sixth NPN transistor, and whose collector is connected to the collector of the third NPN transistor; , a seventh NPN transistor connected so as to cause the constant current source current to flow through the input or output of the current mirror circuit constituted by the fourth NPN transistor.
A hysteresis circuit comprising: a PN transistor; and an eighth NPN transistor forming a current mirror circuit with the sixth NPN transistor and having a collector connected to a current output terminal.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6821825B2 (en) 2001-02-12 2004-11-23 Asm America, Inc. Process for deposition of semiconductor films

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* Cited by examiner, † Cited by third party
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US6821825B2 (en) 2001-02-12 2004-11-23 Asm America, Inc. Process for deposition of semiconductor films

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