JPS6276765A - 電荷検出回路 - Google Patents
電荷検出回路Info
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- JPS6276765A JPS6276765A JP60216857A JP21685785A JPS6276765A JP S6276765 A JPS6276765 A JP S6276765A JP 60216857 A JP60216857 A JP 60216857A JP 21685785 A JP21685785 A JP 21685785A JP S6276765 A JPS6276765 A JP S6276765A
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- 238000001514 detection method Methods 0.000 claims description 19
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- 238000007599 discharging Methods 0.000 claims 1
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- 238000010586 diagram Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電荷検出回路に関するものである。
従来の電荷検出回路の一例を第３図に示す。第・３図は
断面構造を示したもので、フォトダイオードにより入射
光に応じて発生した電荷を直接浮遊拡散型の容量で検出
し、これを電圧出力に変換するような構造となっている
。
断面構造を示したもので、フォトダイオードにより入射
光に応じて発生した電荷を直接浮遊拡散型の容量で検出
し、これを電圧出力に変換するような構造となっている
。
すなわち、Ｐ型のシリコン半導体基板１の表面に基板１
と逆Ｓ電型の高濃度の不純物領域が設けられ、それぞれ
浮遊拡散領ｌ１１２およびリセットドレイン３となる。
と逆Ｓ電型の高濃度の不純物領域が設けられ、それぞれ
浮遊拡散領ｌ１１２およびリセットドレイン３となる。
また、これに近接して半導体基板１と逆導電型の不純物
領域が設けられ、これがフォトダイオード４となる。フ
ォトダイオード４と浮遊拡散領域２との間では、基板１
の表面に設置された出力ゲート６を介してＳ積電荷の移
動が行なわれる。浮遊拡ｒＩｌ領ＶＡ２とリセットドレ
イン３との間にはリセットグー６が設けられており、こ
のリセットゲート６を介して浮遊拡散領域２とリセット
ドレイン３との間に電荷の移動がおこなわれる。
領域が設けられ、これがフォトダイオード４となる。フ
ォトダイオード４と浮遊拡散領域２との間では、基板１
の表面に設置された出力ゲート６を介してＳ積電荷の移
動が行なわれる。浮遊拡ｒＩｌ領ＶＡ２とリセットドレ
イン３との間にはリセットグー６が設けられており、こ
のリセットゲート６を介して浮遊拡散領域２とリセット
ドレイン３との間に電荷の移動がおこなわれる。
浮遊拡散領域２の電位変動を検出するために、電圧検出
回路７が浮遊拡散領ｌｌ１ｌ！２に接続されている。こ
の電圧検出回路７は通常高入力インピーダンスである。
回路７が浮遊拡散領ｌｌ１ｌ！２に接続されている。こ
の電圧検出回路７は通常高入力インピーダンスである。
フォトダイオード４で発生し蓄積された電荷は、出力ゲ
ート５を越えて浮遊拡散領域２に流入する。この電荷流
入により引きおこされる電位変化が、上記の電圧検出回
路７により検出される。
ート５を越えて浮遊拡散領域２に流入する。この電荷流
入により引きおこされる電位変化が、上記の電圧検出回
路７により検出される。
連続動作をおこなうために所定の時間が経過したのちリ
セットゲート６にパルスを印加して、リセットドレイン
３に印加される外部電圧と同電位となるように浮遊拡散
領［２はリセッ１−される。
セットゲート６にパルスを印加して、リセットドレイン
３に印加される外部電圧と同電位となるように浮遊拡散
領［２はリセッ１−される。
通常、出力ゲート５には適当な直流電圧が印加され、こ
のゲート下に生ずるポテンシャル井戸の電位が外部から
リセットドレイン３に印加される直流電圧の電位よりも
十分小さくなるように設定されている。
のゲート下に生ずるポテンシャル井戸の電位が外部から
リセットドレイン３に印加される直流電圧の電位よりも
十分小さくなるように設定されている。
第４図は第３図の構造における各部分の電位ポテンシャ
ルを示した模式図である。リセットドレイン３に印加さ
れる外部印加電圧を■１とし、出力ゲート５に印加され
る電圧をｖ２として、ｖｌ〉ｖ２となるように設定する
。このような電荷検出回路の最大電荷量Ｑは、浮遊拡散
領域２の対接地容量をＣとすると、 Ｃ・ （Ｖ −Ｖ２） ・・・・・・・・・
（１）で与えられる。また、電圧検出回路７が高入力イ
ンピーダンスのソースフォロアーで構成されているとし
、その電圧変換率をβとすると、出力電圧■は、 ■＝βＱ／Ｃ，Ｏ≦Ｑ≦Ｃ・（Ｖ−Ｖ２）・・・・・・
・・・（２） となる。なお実際には、リセットゲート６の開閉に伴う
リセットノイズ等の影響で多少この特性はずれる。この
ような浮遊拡散領域２による電荷検出を行なう場合で、
最大電荷量を大きくすることが必要な場合がある。しか
も電荷に対して出力電圧がニー（ｋｎｅｅ）特性を持つ
ことが許される場合には第５図に示すような構成が用い
られている。
ルを示した模式図である。リセットドレイン３に印加さ
れる外部印加電圧を■１とし、出力ゲート５に印加され
る電圧をｖ２として、ｖｌ〉ｖ２となるように設定する
。このような電荷検出回路の最大電荷量Ｑは、浮遊拡散
領域２の対接地容量をＣとすると、 Ｃ・ （Ｖ −Ｖ２） ・・・・・・・・・
（１）で与えられる。また、電圧検出回路７が高入力イ
ンピーダンスのソースフォロアーで構成されているとし
、その電圧変換率をβとすると、出力電圧■は、 ■＝βＱ／Ｃ，Ｏ≦Ｑ≦Ｃ・（Ｖ−Ｖ２）・・・・・・
・・・（２） となる。なお実際には、リセットゲート６の開閉に伴う
リセットノイズ等の影響で多少この特性はずれる。この
ような浮遊拡散領域２による電荷検出を行なう場合で、
最大電荷量を大きくすることが必要な場合がある。しか
も電荷に対して出力電圧がニー（ｋｎｅｅ）特性を持つ
ことが許される場合には第５図に示すような構成が用い
られている。
第５図はこのような回路形式を持つ電荷検出回路の平面
構成を示したものであり、図中Ａ−Ａ’線に沿った断面
図を第６図に示している。なお、第３図に示した部分と
同一部分には同一符号をト１している。図示の通り、浮
遊拡散領域２に近接してゲート８が設けられており、こ
のゲート８には適当な直流電圧が外部から印加されてい
る。ここで、その下に生ずるポテンシャル（その１直を
ｖ３とする）を、■１〉■３〉ｖ２の関係を満すように
設定する。
構成を示したものであり、図中Ａ−Ａ’線に沿った断面
図を第６図に示している。なお、第３図に示した部分と
同一部分には同一符号をト１している。図示の通り、浮
遊拡散領域２に近接してゲート８が設けられており、こ
のゲート８には適当な直流電圧が外部から印加されてい
る。ここで、その下に生ずるポテンシャル（その１直を
ｖ３とする）を、■１〉■３〉ｖ２の関係を満すように
設定する。
第６図には出力ゲート５、浮遊拡散領ｖｉ、２おＪ：び
ゲート８直下の電位ポテンシャルが同時に示されている
。ゲート８の対接地容量をＣ′どすると最大電荷量Ｑは
、 Ｃ−（Ｖ −Ｖ ）＋Ｃ’ （Ｖ３−Ｖ２）・・
・・・・・・・（３） と上昇し、電荷に対する出力電圧Ｖは、βＱ／ＣＯ≦Ｑ
≦Ｃ（Ｖ、−Ｖ３”１ ■＝β（Ｖ −Ｖ ）＋β（Ｑ−Ｃ（Ｖｌ−Ｖ３））／
Ｃ−１−Ｃ’、 ・（４）Ｃ（Ｖ −Ｖ ）≦Ｑ≦Ｃ
（Ｖ −Ｖ ）＋Ｃ’ （Ｖ３−Ｖ２）となり、従って
第７図に実線で示すようなニー１４性を持つようになる
。
ゲート８直下の電位ポテンシャルが同時に示されている
。ゲート８の対接地容量をＣ′どすると最大電荷量Ｑは
、 Ｃ−（Ｖ −Ｖ ）＋Ｃ’ （Ｖ３−Ｖ２）・・
・・・・・・・（３） と上昇し、電荷に対する出力電圧Ｖは、βＱ／ＣＯ≦Ｑ
≦Ｃ（Ｖ、−Ｖ３”１ ■＝β（Ｖ −Ｖ ）＋β（Ｑ−Ｃ（Ｖｌ−Ｖ３））／
Ｃ−１−Ｃ’、 ・（４）Ｃ（Ｖ −Ｖ ）≦Ｑ≦Ｃ
（Ｖ −Ｖ ）＋Ｃ’ （Ｖ３−Ｖ２）となり、従って
第７図に実線で示すようなニー１４性を持つようになる
。
第７図は電荷ｆ２１Ｑと出力電圧■との関係を示す特性
図である。そして、図中に（ロ）で示ツ特竹曲線が（４
）式で与えられる出力電圧カーブである。参考のために
、第３図に示すような横）責における出力電圧特性を点
線（イ）で示しである。
図である。そして、図中に（ロ）で示ツ特竹曲線が（４
）式で与えられる出力電圧カーブである。参考のために
、第３図に示すような横）責における出力電圧特性を点
線（イ）で示しである。
この図よりあきらかなように、最大電荷量はＣ′ （ｖ
３−ｖ２）だけ上昇したニー特性を持つこのようなニー
特性を持つ電荷検出回路の問題点は、このニー特性がリ
セットドレイン電圧ｖ１の変動に対して追従して変動し
てしまうことである通常、リセットドレイン電圧■１と
しては１０■程度の電圧が用いられ、±１０％程度の変
Ｅ）＋は許容されている。従って、ゲート８に印加する
電圧しこのドレイン電圧ｖ１に連動してＶｌ−Ｖ３が一
定となるように変動させる必要があり、そのため外部回
路によってこれを調部せざるを得ないという欠点を有し
ている。
３−ｖ２）だけ上昇したニー特性を持つこのようなニー
特性を持つ電荷検出回路の問題点は、このニー特性がリ
セットドレイン電圧ｖ１の変動に対して追従して変動し
てしまうことである通常、リセットドレイン電圧■１と
しては１０■程度の電圧が用いられ、±１０％程度の変
Ｅ）＋は許容されている。従って、ゲート８に印加する
電圧しこのドレイン電圧ｖ１に連動してＶｌ−Ｖ３が一
定となるように変動させる必要があり、そのため外部回
路によってこれを調部せざるを得ないという欠点を有し
ている。
本発明は上）ホした従来技術の欠点を解消するためにな
されたちので、リセッ］・ドレイン電圧の変動に対して
も比較的安定なニー特性を有する電荷検出回路を提供す
ることを目的としている。
されたちので、リセッ］・ドレイン電圧の変動に対して
も比較的安定なニー特性を有する電荷検出回路を提供す
ることを目的としている。
上記の目的を達成するため本発明は、電荷蓄積領域に蓄
積した電荷が出力ゲートを介して流入されることにより
電位が変動する浮遊拡散領域と、。 この浮遊拡散領
域に隣接して設けられ、印加電圧に応じて浮遊拡散領域
の実効容量を増加させる容量調節用ゲートと、浮遊拡散
領域がらりレットグ。 −１−を介して電荷を排出す
るリセットドレインと、リセットドレインに印加される
リセットドレイン電圧の変動に応じて変動する電圧を容
量調節用ゲートに印加するｖ！Ｊ節手段とを備える電荷
検出回路を提供するものである。
積した電荷が出力ゲートを介して流入されることにより
電位が変動する浮遊拡散領域と、。 この浮遊拡散領
域に隣接して設けられ、印加電圧に応じて浮遊拡散領域
の実効容量を増加させる容量調節用ゲートと、浮遊拡散
領域がらりレットグ。 −１−を介して電荷を排出す
るリセットドレインと、リセットドレインに印加される
リセットドレイン電圧の変動に応じて変動する電圧を容
量調節用ゲートに印加するｖ！Ｊ節手段とを備える電荷
検出回路を提供するものである。
以下、第１図および第２図を参照して本発明の詳細な説
明する。
明する。
第１図は第１の実施例の要部を示したものである。定電
流源として機能するディプレッションタイプのＭＯＳト
ランジスタつと抵抗Ｒとが直列接続され、その共通接続
点がゲート８に接続されている。また、抵抗Ｒの他方の
端子はリセットゲート電圧■１に接続され１Ｍ０８Ｉ−
ランジスタ９の他方の端子及びゲートは接地される。こ
のようなＭＯＳ Ｉ−ランジスタ９は、グー（−直下に
イオン注入を施ずことにより容易に構成することが可能
である。
流源として機能するディプレッションタイプのＭＯＳト
ランジスタつと抵抗Ｒとが直列接続され、その共通接続
点がゲート８に接続されている。また、抵抗Ｒの他方の
端子はリセットゲート電圧■１に接続され１Ｍ０８Ｉ−
ランジスタ９の他方の端子及びゲートは接地される。こ
のようなＭＯＳ Ｉ−ランジスタ９は、グー（−直下に
イオン注入を施ずことにより容易に構成することが可能
である。
ゲート８には抵抗ＲとＭＯＳ トランジスタ９とでリセ
ットドレイン電圧ｖ１が分割されて印加される。この場
合、抵抗Ｒの値を適当に設定することにより、常にこの
回路を飽和型として動作させることができる。ずなわち
、この回路が定電流源とみなされるためこの電流値をＩ
とすると、ゲート８に印加される電圧は１〜Ｒ１となる
。ゲート８下のボデンシャル変調度γどすると、Ｖ −
γ（Ｖ −Ｒ１） ・・・・・・・・・（５）Ｖ
ｌ−Ｖ３−＜１−γ）■１＋γＲ１ ・・・・・・・・・（６） となり、従ってリセットドレイン電圧Ｖ１の変動に対し
て（１−γ）Ｖｌの変ＥＪ＋におさえることができる。
ットドレイン電圧ｖ１が分割されて印加される。この場
合、抵抗Ｒの値を適当に設定することにより、常にこの
回路を飽和型として動作させることができる。ずなわち
、この回路が定電流源とみなされるためこの電流値をＩ
とすると、ゲート８に印加される電圧は１〜Ｒ１となる
。ゲート８下のボデンシャル変調度γどすると、Ｖ −
γ（Ｖ −Ｒ１） ・・・・・・・・・（５）Ｖ
ｌ−Ｖ３−＜１−γ）■１＋γＲ１ ・・・・・・・・・（６） となり、従ってリセットドレイン電圧Ｖ１の変動に対し
て（１−γ）Ｖｌの変ＥＪ＋におさえることができる。
通常、γの値は０．８稈ｒＵであるので、り廿ットドレ
イン電圧Ｖ１の変動△Ｖ１に対するＶｌ−Ｖ３の変動は
０．２△■１程度におさえることができる。これは、従
来構造でのＶ、−Ｖ３の変動ΔＶ、に対して５倍程度の
改善となる。
イン電圧Ｖ１の変動△Ｖ１に対するＶｌ−Ｖ３の変動は
０．２△■１程度におさえることができる。これは、従
来構造でのＶ、−Ｖ３の変動ΔＶ、に対して５倍程度の
改善となる。
第２図は第２の実施例の要部を示した回路図である。エ
ンハンスメント型もしくはディブレッシミン型ＭＯＳト
ランジスター０のゲートに、ブリーダ抵抗Ｒ，Ｒ２によ
りリセットドレイン電圧１を分割して印加する。これに
より、ＭＯＳトランジスター０のゲートに印加される電
圧はトに印加される電圧がリセットドレイン電圧ｖ１の
変動△Ｖ１に対して鈍感どなる。
ンハンスメント型もしくはディブレッシミン型ＭＯＳト
ランジスター０のゲートに、ブリーダ抵抗Ｒ，Ｒ２によ
りリセットドレイン電圧１を分割して印加する。これに
より、ＭＯＳトランジスター０のゲートに印加される電
圧はトに印加される電圧がリセットドレイン電圧ｖ１の
変動△Ｖ１に対して鈍感どなる。
従って、第１図と同様にＭＯＳトランジスター０が疑似
的に定電流源とみなぜるため、第１図の場合と同様の効
果がある。なお、抵抗ＲどＭＯＳトランジスター０との
接続点の電位をグー１−８へ印加りることは、第１図の
場合と同様である。
的に定電流源とみなぜるため、第１図の場合と同様の効
果がある。なお、抵抗ＲどＭＯＳトランジスター０との
接続点の電位をグー１−８へ印加りることは、第１図の
場合と同様である。
木介舅は上記の実施例に限定されるものではなく、種々
変形が可能である。すなわち、容（３）調節用グー１−
に印加する電圧をリセットドレイン電圧の変動に応じて
変動させるものであれば、いかなるものであってもよい
。
変形が可能である。すなわち、容（３）調節用グー１−
に印加する電圧をリセットドレイン電圧の変動に応じて
変動させるものであれば、いかなるものであってもよい
。
以上の通り本発明で、は、リセットドレインに印加され
るリセットドレイン電圧ｖ１の変動に対してほぼ定電流
を供給するＪ：うな回路を設けて、容量調節用ゲートの
印加電圧ｖ３をリセットドレイン電圧■１の変動に追従
させるようにしたため、例えば外部補正回路等を用いる
ことなく電源電圧に対して比較的安定したニー特性を持
つ電荷検出回路を構成することができる。
るリセットドレイン電圧ｖ１の変動に対してほぼ定電流
を供給するＪ：うな回路を設けて、容量調節用ゲートの
印加電圧ｖ３をリセットドレイン電圧■１の変動に追従
させるようにしたため、例えば外部補正回路等を用いる
ことなく電源電圧に対して比較的安定したニー特性を持
つ電荷検出回路を構成することができる。
第１図は本発明の第１の実施例の要部を示す回路図、第
２図は第２の実施例の要部を示す回路図、第３図は従来
の電荷検出回路の構造を示す断面図、第４図は第３図で
印加される電圧による各部分の電位ポテンシャルを示す
模式図、第５図はニー特性を有する電荷検出回路の一例
を示す平面図、第６図は第５図のＡ−Ａ’線に沿って切
断した部分の断面図、第７図は第５図および第６図の各
部分に印加された電圧によって生ずる蓄積電荷と出力電
圧Ｖとの関係を示す特性図である。 ２・・・浮遊拡散領域、３・・・り廿ツトドレイン、４
・・・フォトダイオード（電荷蓄積領域）、５・・・出
力ゲート、６・・・リセットゲート、７・・・電位検出
回路、８・・・容量調節用ゲート、９・・・Ｄ型ＭＯ８
ｉ−ランジスタ、１０・・・ＤまたばＥ型ＭＯＳトラン
ジスタ、Ｒ・・・抵抗、Ｖｌ・・・リセットドレイン電
圧、■ ・・・出力ゲート電圧、Ｖ３・・・容量調節用
ゲートの印加電圧。
２図は第２の実施例の要部を示す回路図、第３図は従来
の電荷検出回路の構造を示す断面図、第４図は第３図で
印加される電圧による各部分の電位ポテンシャルを示す
模式図、第５図はニー特性を有する電荷検出回路の一例
を示す平面図、第６図は第５図のＡ−Ａ’線に沿って切
断した部分の断面図、第７図は第５図および第６図の各
部分に印加された電圧によって生ずる蓄積電荷と出力電
圧Ｖとの関係を示す特性図である。 ２・・・浮遊拡散領域、３・・・り廿ツトドレイン、４
・・・フォトダイオード（電荷蓄積領域）、５・・・出
力ゲート、６・・・リセットゲート、７・・・電位検出
回路、８・・・容量調節用ゲート、９・・・Ｄ型ＭＯ８
ｉ−ランジスタ、１０・・・ＤまたばＥ型ＭＯＳトラン
ジスタ、Ｒ・・・抵抗、Ｖｌ・・・リセットドレイン電
圧、■ ・・・出力ゲート電圧、Ｖ３・・・容量調節用
ゲートの印加電圧。
Claims (1)
- 【特許請求の範囲】 １、電荷蓄積領域に蓄積した電荷が出力ゲートを介して
流入されることにより電位が変動する浮遊拡散領域と、
この浮遊拡散領域に隣接して設けられ、印加電圧に応じ
て前記浮遊拡散領域の実効容量を増加させる容量調節用
ゲートと、前記浮遊拡散領域からリセットゲートを介し
て電荷を排出するリセットドレインと、前記リセットド
レインに印加されるリセットドレイン電圧の変動に応じ
て変動する電圧を前記容量調節用ゲートに印加する調節
手段とを備える電荷検出回路。 ２、前記調節手段は前記リセットドレイン電圧を供給す
るリセット端子と前記容量調節用ゲートとの間に接続さ
れた抵抗と、前記容量調節用ゲートと接地端子との間に
接続された定電流手段とを有する特許請求の範囲第１項
記載の電荷検出回路。 ３、前記調節手段は前記リセットドレイン電圧を供給す
るリセット端子と前記容量調節用ゲートとの間に接続さ
れた抵抗と、前記容量調節用ゲートと接地端子との間に
接続されたトランジスタと、前記リセット端子と接地端
子との間に接続された抵抗分割回路とを有し、前記トラ
ンジスタのゲートには前記抵抗分割回路により分割され
た電圧が印加されるようにした特許請求の範囲第１項記
載の電荷検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216857A JPS6276765A (ja) | 1985-09-30 | 1985-09-30 | 電荷検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216857A JPS6276765A (ja) | 1985-09-30 | 1985-09-30 | 電荷検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276765A true JPS6276765A (ja) | 1987-04-08 |
Family
ID=16694993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216857A Pending JPS6276765A (ja) | 1985-09-30 | 1985-09-30 | 電荷検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1225587A2 (en) * | 2001-01-10 | 2002-07-24 | Hewlett-Packard Company | Reading memory cells |
-
1985
- 1985-09-30 JP JP60216857A patent/JPS6276765A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1225587A2 (en) * | 2001-01-10 | 2002-07-24 | Hewlett-Packard Company | Reading memory cells |
| EP1225587A3 (en) * | 2001-01-10 | 2003-04-23 | Hewlett-Packard Company | Reading memory cells |
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